Chương I: Giới thiệu các cổng logic cơ bản

Chia sẻ: Buimaiduc Duc | Ngày: | Loại File: DOC | Số trang:25

2
1.077
lượt xem
249
download

Chương I: Giới thiệu các cổng logic cơ bản

Mô tả tài liệu
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

I. Hàm logic VÀ (AND), HOẶC (OR), ĐẢO (NOT) 1. Cổng logic Gọi A là biến số nhị phân có mức logic là 0 hoặc 1, và Y là một biến số nhị phân tuỳ thuộc vào A: Y= f(A). Trong trường hợp này có hai khả năng xảy ra: - Y= A, A= 0 thì Y= 0 hay A= 1 thì Y= 1 - Y= A  A= 0 thì Y= 1 hay A= 1 thì Y= 0 Khi Y tuỳ thuộc vào hai biến số nhị phân A, B  Y= f(A, B) Vì biến số A, B chỉ có thể là 0 hay 1...

Chủ đề:
Lưu

Nội dung Text: Chương I: Giới thiệu các cổng logic cơ bản

  1. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Chương I: Giới thiệu các cổng logic cơ bản I. Hàm logic VÀ (AND), HOẶC (OR), ĐẢO (NOT) 1. Cổng logic Gọi A là biến số nhị phân có mức logic là 0 hoặc 1, và Y là một biến số nhị phân tuỳ thuộc vào A: Y= f(A). Trong trường hợp này có hai khả năng xảy ra: - Y= A, A= 0 thì Y= 0 hay A= 1 thì Y= 1 - Y= A ⇒ A= 0 thì Y= 1 hay A= 1 thì Y= 0 Khi Y tuỳ thuộc vào hai biến số nhị phân A, B ⇒ Y= f(A, B) Vì biến số A, B chỉ có thể là 0 hay 1 nên A và B chỉ có thể tạo ra 4 tổ hợp khác nhau là: A B 0 0 A Y 0 1  Mạch 1 0 1 1 B Bảng liệt kê tất cả các tổ hợp khả dĩ của các biến số và hàm số tương ứng gọi là bảng chân lý. Khi có ba hay nhiều biến số (A, B, C), số lượng hàm số khả dĩ tăng nhanh. Mạch điện tử thực hiện quan hệ logic: Y= f(A) hay Y= f(A, B). gọi là mạch logic, trong đó các biến số A, B … là các đầu vào và hàm số Y là các đầu ra. Một mạch logic diễn tả quan hệ giữa các đầu vào và đầu ra, nghĩa là thực hiện được một hàm logic. Do đó có bao nhiêu hàm số logic thì có bấy nhiêu mạch logic. Lưu ý rằng khi biểu diễn mối quan hệ toán học ta gọi là hàm số logic còn khi biểu diễn mối quan hệ về mạch tín hiệu ta gọi là cổng logic. 2. Cổng logic VÀ (AND) Hàm logic VÀ đựoc định nghĩa theo bảng sự thật sau: A B Y 0 0 0 A 0 1 0 Y=A.B 1 0 0 B 1 1 1 Ký hiệu cổng VÀ (AND) Ký hiệu toán học của hàm số VÀ là: Y= A.B 3. Cổng logic HOẶC (OR) Hàm số HOẶC của hai biến số A, B được định nghĩa ở bảng sự thật sau: 1
  2. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết A B Y 0 0 0 A 0 1 1 Y B 1 0 1 1 1 1 Ký hiệu cổng HOẶC (OR) Đầu ra Y là 1 khi có ít nhất một biến số là 1, do đó chỉ bằng 0 ở trường hợp khi cả hai biến số bằng 0. Ký hiệu toán học của cổng HOẶC là: Y= A+ B 4. Cổng logic ĐẢO (NOT) Hàm VÀ và hàm HOẶC tác động lên hai hay nhiều biến số trong khi đó, hàm ĐẢO có thể xem như chỉ có thể tác động lên một biến số. Bảng sự thật: A Y =A A Y 0 1 1 0 Ký hiệu hàm ĐẢO (NOT) Hàm ĐẢO có tác động phủ định. II. Cổng logic KHÔNG- VÀ (NAND), KHÔNG- HOẶC (NOR) 1. Cổng logic NAND Xét trường hợp có hai biến số A, B đầu ra ở cổng Và Y= A.B nên đầu ra ở cổng Không là đảo của Y: Y= A.B Về hoạt động của cổng NAND thì từ các tổ hợp của A, B ta lập bảng trạng thái rồi lấy đảo để có Y đảo. Tuy nhiên có thể trực tiếp bằng cách lập bảng sự thật sau: A B Y 0 0 1 A 0 1 1 Y 1 0 1 B 1 1 0 Ký hiệu cổng NAND 2. Cổng NOR Xét trường hợp hai đầu vào là A, B. Đầu ra cổng NOR là: Y= A+ B nên đầu ra cổng đảo là: Y= A+ B Bảng sự thật: 2
  3. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết A B Y 0 0 1 A Y 0 1 0 B 1 0 0 1 1 0 Ký ki ệu cổng NOR III. Hàm logic khác dấu (XOR) và hàm logic đồng dấu (XNOR) 1. Cổng logic XOR Y= A⊕ B Bảng chân lý: A B Y 0 0 0 A 0 1 1 Y 1 0 1 B 1 1 0 Ký hiệu cổng XOR 2. Cổng logic XNOR Y= A⊕ B Bảng chân lý: A B Y 0 0 1 0 1 0 A Y 1 0 0 B 1 1 1 Ký hiệu cổng XNOR IV. Biến đổi các hàm quan hệ ra hàm logic NAND, NOR Mối liên hệ cơ bản giữa ba cổng AND, OR, NOT không những có thể thay bằng các cổng NAND mà còn có thể biến thành cổng NOR với cùng một chức năng logic, việc làm này thường được áp dụng khi thực hiện các mạch logic. Trong thực tế, vì toàn bộ sơ đồ nếu được kết hợp cùng một loại cổng duy nhất thì sẽ giảm được số lượng vi mạch cần thiết. Quá trình biến đổi này dựa trên một nguyên tắc được trình bày như sau: - Cổng NOT được thay bằng cổng NAND và cổng NOR. + Dựa vào bảng sự thật của cổng NAND suy ra trường hợp là khi cả A, B đồng thời bằng 0 thì Y= 1, và khi A=1, B= 1 thì Y= 0. Sơ đồ minh họa: A =B Y + Dựa vào bảng sự thật của cổng NOR suy ra: 3
  4. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết A= 0, B= 0 ⇒ Y= 1 A= 1, B= 1 Sơ đồ minh hoạ: A =B Y - Cổng AND được thay thế bằng cổng NAND và cổng NOR. Tương tự như các trường hợp trên, dựa vào bảng sự thật: + Đầu ra của cổng AND: Y= A. B, còn cổn NAND: Y'= A. B ⇒ Y'= Y Sơ đồ minh họa: A Y B + Đầu ra của cổng NOR: Y'= A+ B. Ta có Y= A. B = A+ B Sơ đồ minh họa: A Y B - Cổng OR được thay bằng cổng NAND và cổng NOR. + Biểu thức cổng OR: Y= A+ B Ta có: Y= A+ B = A. B Sơ đồ minh họa: A Y B + Y= A+ B = A+ B A Y B 4
  5. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết chương II: mạch logic tổ hợp I. Đặc điểm cơ bản của mạch tổ hợp Trong mạch số, mạch tổ hợp là mạch mà trị số ổn đinh của tín hiệu ra ở thời điểm bất kỳ chỉ phụ thuộc vào tổ hợp các giá trị tín hiệu đầu vào ở thời điểm trước đó. Trong mạch tổ hợp, trạng thái mạch điện trước thời điểm xét – trước khi có tín hiệu đầu vào – không ảnh hưởng đến tín hiệu đầu ra. Đặc điểm cấu trúc mạch tổ hợp là được cấu trúc từ các cổng logic. II. Phương pháp biểu diễn và phân tích chức năng logic 1. Phương pháp biểu diễn chức năng logic Các phương pháp thường dùng để biểu diễn chức năng logic của mạch tổ hợp là hàm số logic, bảng chân lý, sơ đồ logic, bảng Karnaugh, cũng có thể biểu diễn bằng đồ thị thời gian dạng sóng. Đối với vi mạch cỡ nhỏ (SSI) thường biểu diễn bằng hàm logic. Đối với cỡ vừa, thường biểu diễn bằng bảng chân lý, hay là bảng chức năng. Bảng chức năng dùng hình thức liệt kê, với mức logic cao (H) và mức logic thấp (L), để mô tả quan hệ logic giữa tín hiệu đầu ra với tín hiệu đầu vào của mạch điện đang xét. Chỉ cần thay giá trị logic cho trạng thái trong bảng chức năng thì ta có bảng chân lý tương ứng. X1 Z1 X2 Z2 . . Mạch t ổ hợp . Xn . Zm  Hình II.II.1  ­ Sơ đồ  khối mạch tổ hợp Như hình II.II.1 cho thấy, thường có nhiều tín hiệu đầu vào và nhiều tín hiệu đầu ra. Một cách tổng quát, hàm logic của tín hiệu đầu ra có thể viết dưới dạng: Z1= f1(x1, x2, …, xn) Z2= f2(x1, x2, …, xn) … Zm= fm(x1, x2, …, xn) Cũng có thể viết dưới dạng đại lượng vectơ như sau: Z= F(X) 2. Phương pháp phân tích chức năng logic Các bước phân tích, bắt đầu từ sơ đồ mạch logic đã cho, để cuối cùng tìm ra hàm logic hoặc bảng chân lý. + Viết biểu thức: tuần tự từ đầu vào đến đầu ra ( hoặc cũng có thể ngược lại), viết ra biểu thức hàm logic của tín hiệu đầu ra. 5
  6. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết + Rút gọn: khi cần thiết thì rút gọn đến tối thiểu biểu thức ở trên bằng phương pháp đại số hay phương pháp hình vẽ. + Vẽ bảng sự thật: khi cần thiết thì tìm ra bảng sự thật bằng cách tiến hành tính toán các giá trị hàm logic tín hiệu đầu ra tương ứng với tổ hợp có thể của các giá trị tín hiệu đầu vào. III. Phương pháp thiết kế logic mạch tổ hợp Phương pháp thiết kế logic là các bước cơ bản tìm ra sơ đồ mạch điện logic từ yêu cầu và nhiệm logic đã cho. Bảng Tối Kar naug t hi ểu h hoá Vấn đề Bảng Bi ểu Sơ đồ l ogi c chân t hức l ogi c t hực lý t ối Bi ểu Tối t hức t hi ểu l ogi c hoá Hì nh I I . I I I . 1 – Các bước Hình II.III.1 là quá trình thiết kế nói chung của mạch tổ hợp, trong đó bao gồm bốn bước chính: 1. Phân tích yêu cầu: Yêu cầu nhiệm vụ của vấn đề logic thực có thể là một đoạn văn, cũng có thể là bài toán logic cụ thể. Nhiệm vụ phân tích là xác định cái nào là biến số đầu vào, cái nào là hàm số đầu ra và mối quan hệ logic giữa chúng với nhau. Muốn phân tích đúng thì phải tìm hiểu xem xét một cách sâu sắc yêu cầu thiết kế, đó là một việc khó nhưng quan trọng trong vấn đề thiết kế. 2. Vẽ bảng chân lý: Nói chung, đầu tiên chúng ta liệt kê thành bảng về quan hệ tương ứng nhau giữa trạng thái tín hiệu đầu vào với trạng thái hàm số đầu ra. Đó là bảng kê yêu cầu chức năng logic. gọi tắt là bảng chức năng. Tiếp theo, ta thay giá trị logic cho trạng thái, tức là dùng các số 0 và 1 biểu diễn các trạng thái tương ứng của đầu vào và đầu ra. Kết quả, ta có bảng giá trị thức logic, gọi tắt là bảng chân lý. Đó chính là hình thức đại số của yêu cầu thiết kế. Cấn lưu ý rằng từ một bảng chức năng có thể được bảng sự thật khác nhau nếu thay giá trị logic khác nhau (tức là quan hệ logic giữa đầu ra với đầu vào cũng phụ thuộc việc thay giá trị). 3. Tiến hành tối thiểu hoá: Nếu biến số ít (dưới 6 biến), thì thườn dùng phương pháp bảng Karnaugh. Còn nếu biến số tương đối nhiều thì dùng phương pháp đại số. Phương pháp Karnaugh: Việc sắp xếp các biến trên bảng mintec sao cho các ô đứng cạnh nhau được biểu diễn bằng bộ giá trị chỉ cách nhau 1 bit. Cơ sở của phương pháp Karnaugh dựa trên tính chất nuốt của hàm số logic, nghĩa là: A. B + A. B = A( B + B ) = A. 1 = A 6
  7. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Chương III: mạch đếm I. Đại cương về mạch đếm Mạch đếm (hay đầy đủ hơn là mạch đếm xung) là một hệ logic dãy được tạo thành từ sự kết hợp của các Flip – Flop. Mạch có một đầu vào cho xung đếm và nhiều đầu ra. Những đầu ra thường là các đầu ra Q của các FF. Vì Q chỉ có thể có hai trạng thái là 1 và 0 cho nên sự sắp xếp các đầu ra này cho phép ta biểu diễn kết quả dưới dạng một số hệ hai có số bit bằng số FF dùng trong mạch đếm. QA QB QC QD Xung  đếm A B C D Hình III.I.1 – Dạng tổng quát của  Trên hình III.II.1 là dạng tổng quát của một mạch đếm dùng bốn FF. Mỗi lần có xung nhịp đưa vào, các FF sẽ đổi trạng thái cho những số hệ 2 khác nhau, như: 1101 (QA=1, QB= 0, QC= 1, QD= 1), 0110, 1000, v.v… Điều kiện cơ bản để một mạch được gọi là mạch đếm là nó có các trạng thái khác nhau mỗi khi có xung nhịp vào. Ta thấy rằng mạch như hình trên là thoả mãn được điều kiện này. Nhưng vì số FF xác định nên số trạng thái khác nhau tối đa của mạch bị giới hạn, nói cách khác, số xung đếm được bị giới hạn. Số xung tối đa đếm được gọi là dung lượng của mạch đếm. Nếu cứ tiếp tục kích xung khi đã tới giới hạn thì mạch sẽ trở về trạng thái ban đầu (chẳng hạn là: 0000), tức là mạch có tính chất tuần hoàn. Có nhiều phương pháp kết hợp các FF cho nên có rất nhiều loại mạch đếm. Tuy nhiên chúng ta có thể sắp xếp chúng vào ba loại mạch chính là: mạch đếm hệ 2, mạch đếm BCD, mạch đếm modul M. + Mạch đếm hệ 2: là loại mạch đếm trong đó các trạng thái của mạch được trình bày dưới dạng số hệ 2 tự nhiên. Một mạch đếm hệ 2 sử dụng n FF sẽ có dung lượng đếm là 2n. + Mạch đếm BCD: thường dùng 4 FF, nhưng chỉ cho 10 trạng thái khác nhau để biểu diễn các số hệ 10 từ 0 đến 9. Trạng thái của mạch được trình bày dưới dạng mã BCD như BCD 8421 hoặc BCD 2421, v.v… + Mạch đếm modul M: có dung lượng là M với M là số nguyên dương bất kỳ. Vì thế mạch đếm loại này có rất nhiều dạng khác nhau. Mạch thường dùng cổng logic với FF 7
  8. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết và các kiểu hồi tiếp đặc biệt để có thể trình bày kết quả dưới dạng số hệ 2 hay dưới dạng mã nào đó. Về chức năng của mạch đếm, người ta phân biệt: + Các mạch đếm lên (Up Counter), hay còn gọi là mạch đếm cộng, mạch đếm thuận. + Các mạch đếm xuống (Down Counter), hay còn gọi là mạch đếm trừ, mạch đếm ngược. + Các mạch đếm lên – xuống (Up – Down Counter), hay còn gọi là mạch đếm hỗn hợp, mạch đếm thuận nghịch. + Các mạch đếm vòng (Ring Counter) Về phương pháp đưa xung nhịp vào mạch đếm, người ta phân ra: + Phương pháp đồng bộ: trong phương pháp này, xung nhịp được đưa đến các FF cùng một lúc. + Phương pháp không đồng bộ: trong phương pháp này, xung nhịp chỉ đưa đến một FF, rồi các FF tự kích lẫn nhau. Một tham số quan trọng của mạch đếm là tốc độ tác động của mạch đếm. Tốc độ này được xác định thông qua hai tham số khác là: + Tần số cực đại của dãy xung mà bộ đếm có thể đếm được. + Khoảng thời gian thiết lập của mạch đếm tức là khoảng thời gian từ khi đưa xung đếm vào mạch cho đến khi thiết lập xong trạng thái trong của bộ đếm tương ứng với xung đầu vào. Các FF thường dùng trong mạch đếm là loại RST và JK dưới dạng bộ phận rời hay dạng tích hợp. Như trên ta đã biết là có nhiều loại bộ đếm, nhưng ở đây ta chỉ xét đến bộ đếm hệ 2. II. Mạch đếm hệ 2 Mạch đếm loại này có dung lượng lớn nhất trong các loại mạch đếm và lại tương đối đơn giản. 1. Mạch đếm hệ 2 kích thích không đồng bộ A B C Xung Q Q Q T T T đếm FF A FF B FF C Hì nh I I I . I I . 1 – Sơ đồ mạch đếm hệ 2 kí ch t hí ch không đồng bộ 8
  9. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Hình III.II.1 biểu diễn cách nối 3 FF trong một mạch đếm hệ 2 kích thích không đồng bộ. Các FF sử dụng loại FF T. Xung đếm được đưa vào đầu T của FF đầu tiên, các FF còn lại được kích thích bằng tín hiệu lấy ra từ đầu Q của FF trước nó. Các FF đều chạy bằng sườn sau của xung. Tín hiệu tại các đầu ra của các FF được biểu diễn trên hình III.II.2: 1 1 2 3 4 5 6 7 8 CLK 0 1 A 0 1 B 0 1 C 0 Hì nh I I I . I I . 2 – Gi ản - Mỗi trạng thái là một số Bảng t r ạng hệ 2 tự nhiên tương ứng với số lần t hái l ogi c kích thích. Số A B - B hay C đổi mức logic khi xung C 0 0 0 FF đứng trước nó chuyển từ mức 1 1 0 xuống 0. 2 0 0 - Mạch đếm được 8 xung 3 1 (8= 2 , với 3 là số FF) và tự động trả 3 4 0 1 về trạng thái khởi đầu 000. 5 0 - Đây là mạch đếm lên vì 6 0 1 kết quả dưới dạng hệ 2 tăng dần 7 1 theo số xung đếm. 8 1 0 2. Mạch đếm hệ 2 kích thích đồng bộ 9
  10. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Người ta đưa xung đếm đến các FF cùng một lúc. Trong trường hợp này, cần phải có mạch ngoài để kiểm soát trạng thái của các FF để tạo thành mạch đếm. Qua bảng trạng thái logic bộ đếm hệ 2 ở trên ta thấy, B chỉ đổi trạng thái khi có xung đếm và A đã lên 1, tương tự như vậy, C chỉ đổi trạng thái khi có xung đếm và A, B đã lên 1. Ta có thể dung thêm các mạch AND để thực hiện việc đó. Trên hình III.II.3.a là sơ đồ của một mạch đếm lên hệ 2 kích thích đồng bộ và trên hình III.II.3.b là dạng sóng tương ứng. A B C Q Q Q Xung T T T đếm FF A FF B FF C 1 2 (a 1 2 3 4 5 6 7 8 1 CLK 0 1 A 0 1 0 AND1 (b) 1 0 B 1 AND2 0 1 0 C 10 Hì nh I I I . I I . 3 – Mạch đếm hệ 2
  11. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết chương IV: Mạch giải mã 1. Định nghĩa mạch giải mã Mạch giải mã là mạch là mạch logic có nhiều đầu vào A i và nhiều đầu ra Fj , trong đó, một hoặc một số đầu ra Fj nào đó sẽ có mức logic 1 ứng với một tổ hợp tín hiệu nhất định trên các đầu vào Ai, thường gọi là các đầu vào địa chỉ. Ai GIẢI MÃ 2. Phân loại Có một số mạch giải mã thường dùng như sau: - Giải mã từ nhị phân sang thập phân (giải mã 2 – 10). - Giải mã từ BCD sang thập phân. - Giải mã từ nhị phân sang ma trân chỉ thị. - Giải mã từ BCD sang ma trận chỉ thị. Ở đây, ta chỉ xét đến mạch giải mã 2 – 10, là loại mạch giải mã thông dụng nhất. 3. Mạch giải mã 2 – 10 A0 A0 F0 A1 F1 A1 Gi ải mã 2- 10 FN­ 11 Ak­ Hình IV.3.1 – Bộ 
  12. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Giả sử có nhóm mã k chữ số hệ 2, N= 2k là số tổ hợp mã có được. Trên hình IV.3.1 biểu diễn một bộ giải mã 2-10 có 2k đầu vào ký hiệu từ A0, A0 đến Ak-1, Ak-1 và N đầu ra ký hiệu từ F0 đến Fn-1. Có thể thấy rằng, mỗi đầu ra Fi sẽ nhận một giá trị logic 1 ứng với một mintec mi xác định của k biến đầu vào. Các đầu ra còn lại đều có giá trị logic 0. Như vậy, mạch giải mã 2-10 có tính chất của một hàm AND, và một cách có thể biểu diễn bộ giải mã bằng bộ phương trình sau: F0= Ak-1.Ak-2…A1.A0 F1= Ak-1.Ak-2…A1.A0 … FN-2= Ak-1.Ak-2…A1.A0 FN-1= Ak-1.Ak-2…A1.A0 Ngoài hệ phương trình trên, người ta còn có thể sử dụng một dạng khác gọi là bảng chân lý của mạch để biểu diễn mạch giải mã. Để minh hoạ, chúng ta xét mạch giải mã 2-10 có ba biến đầu vào. Bộ giải mã này có bảng chân lý như sau: Đầu vào Đầu ra A2 A1 A0 F0 F1 F2 F3 F4 F5 F6 F7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 Có thể thiết kế mạch giải mã này theo sơ đồ như trên hình IV.3.2. Về phương diện kỹ thuật, người ta thường thực hiện các phần tử AND trên hình IV.3.2 theo phương pháp RDL (Resistor Diode Logic) như trên hình IV.3.3. Dạng kết cấu như trên hình IV.3.3 gọi là dạng kết cấu ma trận vuông. Số phần tử AND độc lập với nhau là 2 k, do đó, số diode cần dùng là: Q= k.2k 12
  13. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết F 7=  F6=  F 5=  F 4=  F 3=  F 2=  F 1=  F 0=  A2   A2         A1    Hình IV.3.2 – Sơ đồ logic bộ giải mã  2­10 ba đầu vàoMạch tạo dao động Chương V: +U R F7 F6 F5 F4 F3 F2 F1 A2         A2         A1         Hình IV.3.3 – Thực hiện bộ giải mã 2­10  theo phương pháp RDL 13
  14. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Mạch tạo dao động là mạch đa hài tự dao động có hai trạng thái không ổn định. Mạch liên tiếp tự chuyển từ trạng thái này sang trạng thái khác mà không cần một tín hiệu nào từ bên ngoài. Mạch dao động thường dùng để tạo ra các sóng vuông hoặc xung nhịp. Ở đây ta xét mạch đa hài tự dao động dùng cổng CMOS: Sơ đồ của mạch được biểu diễn như trên hình V.1. Giả thiết rằng: + Đặc tính vào-ra của cổng CMOS được cho như hình V.2. + Các diode bảo vệ đầu vào là lý tưởng, nghĩa là các diode này cắt ở 0V bỏ qua trở kháng đầu ra của U2o U U1i các cổng và khi chúng dẫn thì điện G1 G2 áp rơi trên chúng là có thể bỏ qua được. R + Trở kháng đầu ra của các cổng C bằng 0. U2o Với các giả thiết đã đơn giản Hì nh V. 1 – M T1 đaT2hài ạch T U hoá như trên, rõ ràng là U và U2o là t ự dao SS động (a bù nhau, khi U ở USS thì U2o ở 0V 0 dùng cổng ) và ngược lại. Bây giờ giả sử rằng, USS U U1i cao hơn Ucđ, lúc đó, U ở 0V và U2o ở trị số cố định USS, vì vậy U1i 0 (b tiệm cận dần về phía 0V. Khi U1i USS U1i ) đạt đến Ucđ thì U sẽ thay đổi đột UT =  ngột lên đến USS và U2o sẽ thay đổi USS/2 0 đột ngột về 0V. Sự thay đổi đột Hì nh V. 3 – Dạng ngột của U2o sẽ truyền đến U1i sóng thông qua tụ C. Vì tác động khoá của các diode bảo vệ ở đầu vào G1 U0 mà đỉnh hướng xuống của U1i sẽ bị giới hạn ở 0V. Bây giờ U1i thấp hơn Ucđ và tiệm cận về phía USS là điện áp ở U. USS Nhìn chung, sẽ có một sự chuyển mạch lên xuống theo chu kỳ giữa U2o, U và U1i như được biểu diễn bằng các dạng sóng lý    0               tưởng như trên hình V.3. Dĩ nhiên                    là thao tác mạch không phụ thuộc Hì nh V. 2 - Đặc t í nh vào vào Ucđ có giá trị bằng USS / 2. Tuy r a l ý t ưởng vậy, nếu Ucđ≠ USS / 2 thì dạng của sóng sẽ không đối xứng, nghĩa là T1 ≠ T2. 14
  15. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Một cách tổng quát ta có: T = T1 + T2 = RC ln [USS / (USS – UT) + USS / UT] và nếu T1 = T2 thì T = 1,4.RC chương VI: Bộ nhớ Bộ nhớ là thiết bị dùng để lưu trữ thông tin, tạm thời hoặc lâu dài, như các con số trong các phép toán của quá trình tính toán khi máy tính làm việc, chương trình điều khiển máy tính, v.v… Có nhiều loại bộ nhớ như bộ nhớ bán dẫn, bộ nhớ dùng vật liệu từ … nhưng ở đây chúng ta chỉ tìm hiểu những khái niệm cơ bản về hai loại bộ nhớ bán dẫn là RAM và ROM. 1. Bộ nhớ RAM Thuật ngữ RAM là viết tắt của các từ Random Access Memory, dịch ra là bộ nhớ truy cập ngẫu nhiên, có nghĩa là có thể truy cập đến bất kỳ ô nhớ nào với cùng tốc độ và khả năng như nhau. Đó là bộ nhớ bán dẫn có thể ghi đọc được, thường được dùng trong các thiết bị tính toán để lưu trữ các kết quả trung gian hay kết quả tạm thời trong khi thực hiện các chương trình điều khiển. Hiện nay, có hai loại công nghệ chế tạo RAM là dùng Transistor lưỡng cực và loại dùng MOSFET. - Bộ nhớ RAM dùng transistor lưỡng cực lấy FF làm đơn vị nhớ cơ bản nên tốc độ truy cập rất cao. - Bộ nhớ RAM dùng MOSFET được chia thành hai loại: + Loại tĩnh (Static) cũng lấy FF làm đơn vị nhớ cơ bản. + Loại động (Dynamic) lợi dụng điện dung ký sinh của cực cổng để chứa dữ liệu. Các đơn vị nhớ chỉ lưu giữ được thông tin khi có nguồn nuôi. Vì vậy, bộ nhớ RAM thường chỉ dùng để lưu giữ thông tin tạm thời khi máy tính hoạt động, muốn lưu giữ được thông tin lâu dài thì phải có nguồn nuôi dự phòng. Một chip nhớ có rất nhiều ô nhớ, mỗi ô nhớ lại gồm nhiều đơn vị nhớ (thường là 8 đơn vị nhớ), mỗi đơn vị nhớ thì nhớ được một bit, như vậy, một ô nhớ thường nhớ được 8 bit (bằng 1 byte). Dung lượng của một chip nhớ được tính bằng số bit mà nó nhớ được. Ví dụ, một chíp nhớ dung lượng 16384 bit = 2048 byte sẽ có 16384/ 8 = 2048 ô nhớ. Để tạo ra các chip nhớ có dung lượng lớn, người ta sắp xếp các ô nhớ thành một ma trận. Một ô nhớ gồm 8 đơn vị nhớ, các ô nhớ được nối chung với các đường dẫn dữ liệu từ D0 đến D7. Một chip nhớ sẽ có các đường địa chỉ, trong đó sẽ có một số được nối với bộ giải mã cột, số còn lại được đưa vào bộ giải mã hàng. Đầu ra của bộ giải mã hàng-cột sẽ chỉ ra ô nhớ cần đọc ghi thông tin. Số đầu vào địa chỉ = log 2 (Số ô nhớ). Khi có tín hiệu đọc thì cùng một lúc, thông tin từ 8 đơn vị nhớ trên một ô nhớ được chọn sẽ được đưa lên 8 đường dẫn dữ liệu. Quá trình nghi thông tin diễn ra ngược lại với quá trình đọc. Hình VI.1.1 trình bày một ma trận nhớ 65536bit =(128 hàng) x (64 cột) x (8 bit) 15
  16. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Có 13 đầu vào địa chỉ từ A0 đến A12, 7 địa chỉ đầu A0 ÷ A6 được đưa vào bộ giải mã hàng ⇒ số hàng là: 27 = 128, 6 địa chỉ còn lại A7 ÷ A12 đưa vào bộ giải mã cột ⇒ 26 = 64 cột. Một ô nhớ có 8 bit, vì vậy có 8 đầu ra dữ liệu từ D0 đến D7. Hình VI.1.2 là sơ đồ biểu diễn một IC RAM với các đường tín hiệu sau: + Các tín hiệu địa chỉ: A0 ÷ Ai. + Các tín hiệu dữ liệu D0 ÷ Dk. + Tín hiệu chọn chip: CS + Tín hiệu cho phép đọc: OE + Tín hiệu cho phép ghi: W D0÷ D7 A0 0 Bộ A1 1 gi ả i 127 A6 0     1        Ô               Bộ gi ải nhớ m cột ã A7  A8          Hình VI.1.1 – Cấu trúc bên trong  bộ nhớ RAM A0 ÷ Ai A0 ÷              D0 ÷   D0 ÷  Dk CS OE Hì nh VI . 1. 2 – Sơ đồ t í n hi ệu bên ngoài bộ nhớ RAM 2. Bộ nhớ ROM ROM (Read Only Memory) là bộ nhớ chỉ đọc. Đó là thiết là thiết bị nhớ không thay đổi được, nó thường được nhà sản xuất ghi sẵn nội dung bằng thiết bị đặc biệt. ROM thường dùng để chứa các chương trình điều khiển để khởi động một hệ thống, hoặc lưu giữ những dữ liệu cố định không cần thay đổi. Thông tin trên ROM không bị mất cả khi không có nguồn nuôi. ROM có thể được chế tạo bằng công nghệ lưỡng cực hoặc bằng công nghệ MOSFET. 16
  17. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Hình VI.2.1 mô tả bộ nhớ ROM đơn giản, chỉ sử dụng diode. ROM này chứa 4 ô nhớ 8 bit, nó có 32 bit nhớ. Mỗi bit nhớ có diode mang giá trị logic 0, bit nhớ không có diode mang giá trị logic 1. Nội dung các ô nhớ của ROM này được thể hiện như bảng dưới đây: Địa chỉ Đầu ra dữ liệu A1 A0 D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 + CC V A0 00 01 Gi ải mã A1 10 D0         D1         D2         D3       Dữ l i ệu Hì nh VI . 2. 1 – Cấu t r úc bên t r ong bộ nhớ RO M A0 ÷ Ai A0 ÷              D  ÷   0 D0 ÷  Dk CS Hì nh VI . 2. 2 – Sơ đồ t í n hi ệu bên ngoài bộ nhớ RO M 17
  18. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Hình VI.2.2 là sơ đồ biểu diễn một IC ROM với các đường tín hiệu sau: + Các tín hiệu địa chỉ: A0 ÷ Ai. + Các tín hiệu dữ liệu D0 ÷ Dk. + Tín hiệu chọn chip: CS + Tín hiệu cho phép đọc: OE Bộ nhớ chỉ đọc còn có các loại khác như: EPROM, EAROM, EEPROM, FLASH MEMORY. + EPROM (Erasable Programable ROM) là bộ nhớ ROM có thể lập trình xoá được bằng tia cực tím. + EAROM (Electrically Alterable ROM) là bộ nhớ ROM có thể lập trình xoá được bằng tín hiệu điện. + EEPROM (Electrically Erasable PROM) tương tự như PROM nhưng có thể ghi được bằng tín hiệu điện. + FLASH MEMORY có đặc tính như EEPROM nhưng có dung lượng lớn hơn và giá rẻ hơn. CHƯƠNG VII: CỔNG SONG SONG CỦA MÁY VI TÍNH Cổng song song hay là cổng LPT do công ty Centronics thiết kế ra nhằm mục đích nối máy tính PC với máy in. Về sau, cổng song song đã được phát triển thành một tiêu chuẩn không chính thức. 1. Đặc điểm của cổng song song: - Các bit dữ liệu được truyền song song. - Giao diện song song sử dụng các mức logic TTL. - Khoảng cách cực đại giữa cổng song song máy tính PC và thiết bị ngoại vi bị hạn chế vì điện dung ký sinh và hiện tượng cảm ứng giữa các đường dẫn có thể làm biến dạng tín hiệu. Khoảng cách giới hạn là 8 m, thông thường chỉ khoảng 1,5 – 2 m. - Tốc độ truyền dữ liệu phụ thuộc vào phần cứng. Trên lý thuyết, tốc độ truyền đạt đến giá trị 1 Mbyte/s, nhưng khoảng cách truyền bị hạn chế trong 1 m. 2. Cấu trúc của cổng song song: 1 Cổng song song có hai loại là: ổ cắm 36 và ổ cắm 25 chân, nhưng ở đây chúng ta chỉ 14 tìm hiểu vể loại ổ cắm 25 chân. 25 13 18 Hì nh I I . 2. 1 – Hì nh dạng cổng song
  19. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết Bảng II.2.1: Tên gọi và chức năng của các chân cổng song song khi ghép nối với máy in. Số hiệu chân Tên của tín Chức năng của các đường dẫn tín hiệu hiệu Với một mức thấp ở chân này, máy tính thông 1 Strobe báo cho máy in biết là có một byte sẵn sàng trên các đường dẫn tín hiệu để được truyền. 2 D0 Đường dẫn dữ liệu. 3 D1 Đường dẫn dữ liệu. 4 D2 Đường dẫn dữ liệu. 5 D3 Đường dẫn dữ liệu. 6 D4 Đường dẫn dữ liệu. 7 D5 Đường dẫn dữ liệu. 8 D6 Đường dẫn dữ liệu. 9 D7 Đường dẫn dữ liệu. Với một mức logic thấp ở chân này, máy in 10 Acknowledge thông báo cho máy tính biết là đã nhận được ký tự vừa gửi và có thể tiếp tục nhận. Máy in gửi một mức logic cao để thông báo là 11 Busy (Bận) bộ đệm máy in đã bị đầy hoặc máy in đang trong trạng thái off-line. 12 Paper empty Một mức cao từ máy in có nghĩa là giấy đã (Hết giấy) dùng hết. 13 Select Một mức cao có nghĩa là máy in đang trong trạng thái kích hoạt (On-Line). Bằng một mức thấp ở chân này, máy tính nhắc 19
  20. Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 14 Auto Linefeed máy in tự động nạp một dòng mới mỗi khi kết thúc một dòng. 15 Error (Có lỗi) Bằng một mức thấp ở chân này, máy in thông báo cho máy tính biết là đã có một lỗi. 16 Reset (Đặt Bằng một mức thấp ở chân này, máy in được lại ) đặt lại trạng thái xác định lúc ban đầu. 17 Select Input Bằng một mức thấp, máy in được lựa chọn bởi máy tính. 18 - 25 Ground Nối đất ( 0V) Các đường dẫn của cổng song song được nối với ba thanh ghi 8 bit khác nhau để người dùng có thể truy cập vào chúng bằng phần mềm: - Thanh ghi dữ liệu. - Thanh ghi điều khiển. - Thanh ghi trạng thái. Trên hình II.2.2, tám đường dữ liệu D0 ÷ D7 dẫn tới thanh ghi dữ liệu; bốn đường điều khiển là Strobe, Auto Linefeed, Reset, Select Input dẫn tới thanh ghi điều khiển; còn năm đường trạng thái Acknowledge, Busy, Paper Empty, Select, Error dẫn tới thanh ghi trạng thái. Thanh ghi dữ liệu được chỉ rõ là hai hướng – dữ liệu có thể được xuất ra hay đọc vào trên các đường dẫn D0 đến D7. Thanh ghi điều khiển cũng là hai hướng, còn thanh ghi trạng thái chỉ là một hướng – chỉ có thể được đọc. 7 D7, 7 Busy, chân chân 9 6 D6, 6 11 Acknow edge, l chân 8 5 D5, 5 chân 10 Paper Em y, pt chân 7 4 D4, 4 chân 12 7 Sel ect , chân 6 3 D3, 3 chân 13 6 Er r or , chân 5 2 D2, 2 chân 15 5 chân 4 1 D1, 1 4 chân 3 0 D0, 0 3 Sel ect I nput , chân 2 chân 17 Thanh ghi dữ Thanh ghi 2 Reset , t r ạng t hái chân 16 Khi thiết kế phần cứng, các Feed, 1 Aut o châna 14 thanh ghi đều được đánh địobe, 0 St r chỉ để quản lý, chúngchânc 1 đượ Thanh ghi đi ều Hì nh I I . 2. 2 – Kết nối 20 gi ữa các chân ổ cắm và các t hanh ghi bên
Đồng bộ tài khoản