GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG

Chia sẻ: Buimaiduc Duc | Ngày: | Loại File: DOC | Số trang:16

0
175
lượt xem
96
download

GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG

Mô tả tài liệu
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Gồm có 35 điốt phát quang ( Light Emit Diode – LED ) được sắp xếp thành một ma trận 5 cột và 7 hàng. Các LED trên cùng một hàng được nối chung anốt, các LED trên cùng một cột được nối chung catốt. Một LED tại vị trí hàng Hi và cột Vj chỉ sáng khi có tín hiệu chọn hàng Hi ở mức cao ( 5V ) và tín hiệu chọn cột Vj ở mức thấp ( 0V ).

Chủ đề:
Lưu

Nội dung Text: GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG

  1.    ế   ế  ạ  Thi t k  m ch logic s    ố   ầ  Ph n V: Ph    ụ    ụ l  c PHỤ LỤC I: GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG 1. Ma trận LED 5x7: Gồm có 35 điốt phát quang ( Light Emit Diode – LED ) được sắp xếp thành một ma trận 5 cột và 7 hàng. Các LED trên cùng một hàng được nối chung anốt, các LED trên cùng một cột được nối chung catốt. Một LED tại vị trí hàng Hi và cột Vj chỉ sáng khi có tín hiệu chọn hàng Hi ở mức cao ( 5V ) và tín hiệu chọn cột Vj ở mức thấp ( 0V ). a. Sơ đồ nguyên lý: H1 + H2 + H3 + H4 + H5 + H6 + H7 + ­ V1 ­    ­     ­      ­   V2 V3  V4  V5 Hình I.1.1 – Sơ đồ nguyên lý ma  trận LED 5x7 b. Đóng vỏ và ký hiệu các chân: Ma trận LED 5x7 được đóng vỏ dạng DIP ( Dual In-line Package ) gồm 14 chân. Ký hiệu các chân xem trên hình I.1.2. Chú ý là mỗi tín hiệu V3 và H4 có tới hai đầu ra. 54
  2. Thi ết kế m ch logic số ạ Phần V: Phụ l ục H2 V1 H4 V3 V4 H1 H3 H5 H7 V2 V3 H4 V5 H6 Mặt  Mặt  trước sau Hình I.1.2 – Vị trí và ký hiệu các chân  của ma trận LED 5x7 2. Bộ giải mã/phân kênh 3-8 74138 : Có 16 chân, gồm 3 đầu vào A, B, C; 8 đầu ra Y0 ÷ Y7; chân 16 cấp nguồn Vcc = 5V; chân 8 nối đất; 3 đầu vào chọn chip G1, G2A, G2B. Một địa chỉ 3 bit đưa vào 3 đầu A, B, C sẽ kích thích làm cho một đầu ra ở mức thấp, tất cả các đầu ra còn lại ở mức cao. Khi 2 chân G2A và G2B ở mức thấp, chân G1 ở mức cao thì IC mới làm việc, ngược lại, tất cả các đầu ra sẽ ở mức cao. Hình I.2.1 – Bộ gi ải mã/phân kênh 3-8 Bảng chân lý của 74138: G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 X X X 1 1 1 1 1 1 1 1 1 1 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 55
  3. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 3. Bộ giải mã/phân kênh 4-16 74154: Có 24 chân, gồm 4 đầu vào A, B, C, D; 16 đầu ra 0 ÷ 15; đầu cấp nguồn Vcc = +5V (chân 24); chân 12 (GND) nối đất ; hai đầu chọn chíp là G1 và G2. Mỗi địa chỉ 4 bit đầu vào kích thích một đầu ra ở mức thấp, còn tất cả các đầu ra khác ở mức cao. Các đầu vào chọn chip cần phải đặt thấp để vi mạch làm việc. Nếu một hoặc cả hai đầu G1, G2 ở mức cao thì tất cả các đầu ra sẽ ở mức cao. Hình I.3.1 – Bộ gi ải mã/phân Bảng chân lý của 74154: kênh 4-16 G G D C B A 0 1 2 3 4 5 6 7 8 9 1 1 1 1 1 1 1 2 0 1 2 3 4 5 1 0 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 56
  4. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 4. Bộ đếm nhị phân 4bit 7493: Có 14 chân , gồm: chân 5 nối với nguồn Vcc = 5V; chân 10 ( GND ) nối đất; 4 đầu ra đếm QA, QB, QC, QD ; 2 đầu vào xung đếm CKA, CKB; 2 đầu vào xoá RO1, R02. Thực hiện đếm khi có sườn âm của xung kích. Bảng chân lý của 7493: R01 R02 QD QC QB QA Hình I.4.1 – Bộ đếm nhị 1 1 0 0 0 0 phân 4 bit 0 X Đếm X 0 5. Bộ đếm nhị phân 4bit đôi 7469: Gồm hai bộ đếm nhị phân 4 bit được tích hợp trong một IC. Mỗi bộ đếm có 6 chân: 4 đầu ra đếm QA, QB, QC, QD, một đầu vào xung đếm CKA, một đầu vào xoá CLR. 7469 6. Bộ đệm tín hiệu một chiều74244: Bộ đệm tín hiệu có tác dụng khuyếch đại tín hiệu sau một khoảng truyền đã bị suy giảm. Tín hiệu đầu ra có mức logic giống tín hiệu đầu vào nhưng đã khuyếch đại đến mức cần thiết. Tín hiệu chỉ đi theo một chiều. 74244 có 20 chân, gồm: chân VCC nối nguồn 5V; chân GND nối đất; 8 đầu vào: 1A1, 1A2, 1A3, 1A4, 2A1, 2A2, 2A3, 2A4; 8 đầu ra: 1Y1, 1Y2, 1Y3, 1Y4, 2Y1, 2Y2, 2Y3, 2Y4; 2 đầu chọn chip: 1G, 2G, khi 1G, 2G ở mức logic 0 thì tín hiệu từ đầu vào mới được đưa tới đầu ra, khi 1G 57
  5. Thi ết kế m ch logic số ạ Phần V: Phụ l ục và 2G ở mức logic 1 thì đầu ra ở trạng thái khiển). Còn trong các ứng dụng khác thì ta trở kháng cao. có thể nối chân 6 xuống đất qua một tụ Bảng chân lý của 74244: điện (có trị số vào khoảng 0,001µF). Trung tâm hoạt động của vi mạch G A A A A Y Y Y Y4 555 là FF-RS. Đầu vào R của FF là đầu ra 1 2 3 4 1 2 3 1 X X X X Trở kháng cao 0 X X X X A A A A4 1 2 3 7. Bộ đệm tín hiệu hai chiều 74245: 2 1 3 A1 1 Bộ đệm tín hiệu hai chiều 74245 A2 B1 cho phép tín hiệu đi theo hai chiều tuỳ 4 1 A3 B2 thuộc mức logic ở đầu vào DIR. Khi DIR 5 1 6 A4 B3 1 ở mức cao thì tín hiệu đi từ đầu vào A i ra B4 7 A5 1 đầu Bi, ngược lại, khi DIR ở mức logic 8 A6 B5 1 thấp thì tín hiệu đi từ đầu vào Bi ra đầu 9 A7 B6 1 Ai. A8 B7 1 B8 19 DI R G 7424 8. Bộ định thời 555: Vi mạch 555 có thể dùng để thực hiện nhiều chức năng như: tạo xung thời R gian, tạo dao động đa hài (xung vuông, xung tam giác), điều chế độ rộng xung, Comparato Outp v.v.. Trên hình I.8.1 là sơ đồ chức năng r 1 ut Buff của vi mạch 555. Vi mạch này có thể làm việc với điện áp nguồn cung cấp UCC từ R R +5V đến +15V. Dãy điện trở mắc theo Rd FF T S Q kiểu phân áp từ UCC đến đất tạo ra điện 1 áp chuẩn cho hai bộ so sánh 1 và 2, trong đó điện áp chuẩn cho bộ so sánh 2 là U CC/3 T 2 và cho bộ so sánh 1 là 2UCC/3. Như ta sẽ thấy các điện áp chuẩn này dùng để điều Comparato R r 2 khiển việc định thời gian. Trong các ứng dụng mà ta muốn thay đổi việc định thời gian bằng phương pháp điện tử ta có thể thực hiện bằng cách đưa một điện áp điều chế vào chân 5 (đầu vào điện áp điều Hình I.8.1 – Sơ đồ  chức năng bộ                       58
  6. Thi ết kế m ch logic số ạ Phần V: Phụ l ục ghi giữ, chính điện áp này sẽ được sử dụng cho nhiều mục đích khác nhau. Thông qua T2 ta có thể điều khiển được trạng thái bên trong của bộ đệm đầu ra. của bộ so sánh 1, còn đầu vào S của FF là Gr oun UCC đầu ra của bộ so sánh 2. Mạch ra của FF 1 d gồm 2 phần: một phần là bộ đệm đầu ra và một phần gồm 2 transistor T1, T2. Trong 8 Di schar ge Tr i gg đó T1 dùng để biến đổi tín hiệu ra đã được er 2 Thr eshol d O pu ut 7 Cont r ol Vi mạch 555 gồm có 8 chân như hình I.8.2, trong đó chân1 là chân nối đất (Ground), Hì nh I . 8. 2 – Các chân chân 2 là đầu vào bộ so sánh 2 (Trigger), chân 3 là đầu ra (Output), chân 4 là chân điều khiển bên ngoài điện áp đầu ra (Reset), chân 5 là chân điện áp điều khiển (Control Voltage), chân 6 là ngưỡng của bộ so sánh 1 (Theshold), chân 7 là chân để phóng điện (Discharge) và chân 8 là chân điện áp nguồn cung cấp (UCC). 9. SRAM 62256 Dung lượng: 32K x 8bit Sơ đồ các chân: I C33 Đầu ra dữ Đầu liệ vào Địa chỉ Cho phép đọc Cho phép I C39 59
  7. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 10. EPROM 2716 Dung lượng: 2K x 8 bit Sơ đồ các chân: Đầu Đầu ra vào dữ Địa liệ chỉ Cho phép đọc Chọn chí p 60
  8. Thi ết kế m ch logic số ạ Phần V: Phụ l ục PHỤ LỤC II: NỘI DUNG CÁC Ô NHỚ CỦA ROM PHÁT KÝ TỰ Mã Đầu vào địa chỉ Đầu ra dữ liệu A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 0 0 0 1 0 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 0 0 1 1 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 2 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 3 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1 4 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 5 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 0 1 6 0 0 0 1 1 0 0 1 0 1 0 0 1 0 0 1 61
  9. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 0 0 0 1 1 0 0 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 1 0 1 0 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 0 0 1 0 0 0 7 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 8 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 0 9 0 0 1 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 0 0 1 0 0 1 0 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 0 0 0 0 0 0 11 0 0 1 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 12 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 0 13 0 0 1 1 0 1 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 1 1 0 0 1 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 0 0 0 0 0 1 14 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 1 0 0 1 1 1 0 0 0 0 0 1 0 0 1 1 1 0 1 0 0 0 1 1 1 1 1 0 62
  10. Thi ết kế m ch logic số ạ Phần V: Phụ l ục Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 0 0 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 15 0 0 1 1 1 1 0 1 0 0 0 0 1 0 0 1 0 0 1 1 1 1 0 1 1 0 0 0 1 0 0 1 0 0 1 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 16 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 17 0 1 0 0 0 1 0 1 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 18 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 0 0 0 0 1 19 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 1 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 1 1 1 1 0 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 20 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 1 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 0 1 0 1 0 0 1 0 1 0 0 0 0 0 21 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 1 1 1 1 1 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 0 1 0 1 1 0 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 0 0 0 0 0 63
  11. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 22 0 1 0 1 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 0 0 1 0 1 0 0 23 0 1 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 24 0 1 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0 0 0 1 25 0 1 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 0 0 1 1 1 0 0 0 1 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 1 0 0 1 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 0 0 0 1 26 0 1 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 27 0 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 28 0 1 1 0 1 1 0 1 0 1 0 1 0 0 0 1 0 1 1 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 0 1 1 1 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 0 0 0 0 1 1 0 0 0 0 0 1 29 0 1 1 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 0 0 1 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 0 1 1 1 0 1 0 0 0 0 0 1 1 0 0 0 0 1 1 1 0 1 0 0 1 0 0 1 0 1 0 0 30 0 1 1 1 0 1 0 1 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 64
  12. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 0 1 1 1 0 1 1 0 0 0 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 1 0 0 0 1 0 1 31 0 1 1 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 0 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 0 1 0 32 0 1 1 1 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 1 33 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 34 1 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 0 0 0 1 0 1 1 1 0 0 1 0 0 1 1 0 0 0 0 1 1 0 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 35 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 0 1 0 0 0 36 1 0 0 0 1 1 0 1 0 0 1 1 1 1 1 0 1 0 0 0 1 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 37 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 0 38 1 0 0 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 0 1 0 1 0 0 65
  13. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 0 39 1 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 0 1 0 0 40 1 0 0 1 1 1 0 1 0 0 0 1 0 1 0 0 1 0 0 1 1 1 0 1 1 0 0 1 0 1 0 0 1 0 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 41 1 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 42 1 0 1 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 1 1 0 0 0 0 0 43 1 0 1 0 1 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 0 0 44 1 0 1 0 1 1 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 0 1 1 0 45 1 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 46 1 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 0 0 0 0 0 0 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 1 0 0 0 0 1 0 1 47 1 0 1 1 1 1 0 1 0 0 0 0 0 0 1 1 66
  14. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 1 0 1 1 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 1 1 48 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 1 0 0 49 1 1 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 0 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 0 0 0 1 50 1 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 51 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 0 0 0 1 1 1 0 0 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 1 1 0 0 0 0 0 1 52 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 0 0 0 0 53 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 0 0 0 0 0 0 1 54 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 1 1 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 0 0 0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 55 1 1 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 0 1 1 1 1 0 0 0 1 1 1 1 1 0 67
  15. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 0 56 1 1 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 0 1 0 1 0 1 0 57 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 0 0 0 0 0 1 0 0 0 1 1 1 1 1 0 1 0 0 0 1 0 0 1 0 0 1 1 58 1 1 1 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 1 0 1 0 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 0 0 0 0 0 0 0 1 0 0 1 1 1 0 1 1 0 0 1 0 0 0 0 0 1 0 59 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 0 1 1 0 0 0 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 0 0 1 60 1 1 1 1 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 0 1 0 0 1 0 0 0 0 1 0 0 61 1 1 1 1 0 1 0 1 0 0 0 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0 0 1 1 1 1 0 1 1 0 0 0 1 0 0 0 0 0 Mã A8 A7 A6 A5 A4 A3 A2 A1 A0 D6 D5 D4 D3 D2 D1 D0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 62 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 63 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 68
  16. Thi ết kế m ch logic số ạ Phần V: Phụ l ục 69

CÓ THỂ BẠN MUỐN DOWNLOAD

Đồng bộ tài khoản