Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Chia sẻ: hoangnt174

Tài liệu tham khảo Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Bạn đang xem 10 trang mẫu tài liệu này, vui lòng download file gốc để xem toàn bộ.

Nội dung Text: Kỹ thuật điện tử - Kỹ thuật số -Mạch logic thuần tự (phần1)

Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
KHÁI NIỆM CHUNG




• Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ
• Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của
kích thích ở lối vào và trạng thái hiện tại của mạch
• Mạch tuần tự thường hoạt động đồng bộ theo sự điều
khiển của tín hiệu nhịp clock


Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
MẠCH CHỐT CỔNG NAND
Mạch chốt RS (Basic RS NAND latch)


Input Output

S R Q Q
0 1 1 0

1 0 0 1

1 1 Không đổi
Mạch chốt RS cấu tạo bởi
0 0 Cấm
cổng NAND có hồi tiếp chéo.
S: SET (đặt)
R: Reset (Đặt lại)


Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Giải thích bảng hoạt động
Mạch chốt RS (Basic RS NAND latch)

Input Output

S R Q Q

0 1 1 0




S = 0, R = 1
Do S = 0 nên Q = 1 bất chấp ngõ còn lại
Vậy ngõ ra ổn định sẽ là Q = 1 và Q = 0




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Giải thích bảng hoạt động
Basic RS NAND latch
Input Output

S R Q Q

1 0 0 1




S = 1 và R = 0
Do R = 0 nên Q\ = 1 bất chấp ngõ còn lại
Vậy ngõ ra ổn định sẽ là Q = 0 và Q\ = 1




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Giải thích bảng hoạt động
Mạch chốt RS (Basic RS NAND
latch)
Input Output

S R Q Q\

1 1 Không đổi




S= 1 R=1
xét đến trạng thái trước đó:
Giả sử trước đó Qo = 0, Qo đảo = 1 -> Q = Qo = 0, Q\ = Qo\ = 1
Giả sử trước đó Qo = 1, Qo đảo = 0 -> Q = Qo = 1, Q\ = Qo\ = 0
Vì vậy khi S=1 R=1 trạng thái ra không thay đổi.



Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Giải thích bảng hoạt động
Basic RS NAND latch


Input Output

S R Q Q\

0 0 Cấm




S=0, R=0
Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là
điều kiện không mong muốn vì đã quy ước Q và Q\ có
trạng thái logic ngược nhau.
Vì vậy trạng thái này không được sử dụng còn gọi là trạng
thái cấm.

Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
MẠCH CHỐT CỔNG NOR

Basic RS NOR latch
Input Output

S R Q Q\

0 1 0 1

1 0 1 0

1 1 Cấm

0 0 Không đổi
Mạch chốt RS cấu tạo bởi
cổng NOR có hồi tiếp chéo.




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Giải thích bảng hoạt động

Basic RS NOR latch
Input Output

S R Q Q\

0 1 0 1

1 0 1 0

1 1 Cấm

0 0 Không đổi

Nguyên lí hoạt động cũng tương tự chốt
2 cổng NAND, nhưng RS tác động mức
cao


Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Ứng dụng chốt RS làm mạch chống dội

Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt
chuyển mạch điện tử. Mạch chốt có thể được dùng để
chống dội như sau:



Ngõ ra không dao
động và chỉ xuống
thấp khi công tắc
chuyển chổ.




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
Khoa Kỹ Thuât Điên Tử II



Flip-flop RS (Clocked RS NAND latch)
TỰ
Bảng hoạt động
Input Output

CK Sn Rn Qn +1 Qn +1

1 0 1 0 1

1 1 0 1 0

1 0 0 Qn +1 = Qn

1 1 1 Cấm
S,R ko ảnh
0 X X hưởng trạng
thái ra
Hai cổng NAND được điều khiển bởi xung
clock (đồng hồ), viết tắt CK hay CLK hay
CP(clock pulse). n: trạng thái hiện tại

Xung Clock: dạng sóng vuông n+1 : trạng thái kế tiếp



Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Ví dụ: Giản đồ xung

1 2 3 4 5
CK
S
R

Q


Giả sử trạng thái CK1: S=0,R=0 nên Q= trạng thái trước =0
ban đầu Q = 0
CK2: S=1,R=0 nên Q = 1;
CK3: S=0, R= 1 nên Q = 0;
CK4: S=1, R =0 nên Q = 1;
CK5: S=0, R =0 nên Q= trạng thái trước =1

Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Các dạng xung kích CK




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip-flop D

CK Dn Qn+1 Qn +1

1 0 0 1

1 1 1 0



2 4 CK1: D= 0 nên Q = 0
Giản đồ
3
xung: CK2: D =1 nên Q = 1
1
CK3: D =0 nên Q = 0
CK
CK4: D =1 nên Q = 1
D
Q

Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip-flop T

CK Tn Qn+1 Qn +1
T
1 0 Qn Qn

1 1 Qn Qn



2 4 CK1: T= 1 nên Q =đảo trạng
3 thái trước = 1
1 CK2: T =1 nên Q = đảo TT=0
CK
CK3: T=1 nên Q = đảo TT =1
T CK4: T=0 nên Q = TT trước=1

Q
Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip-flop JK
CK Jn Kn Qn+1 Qn +1
1 0 0 Qn Qn

1 0 1 0 1

1 1 0 1 0

1 1 1 Qn Qn




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Ví dụ: Giản đồ xung

1 2 3 4 5
CK
J
K

Q


Giả sử trạng thái CK1: J=0,K=0 nên Q= trạng thái trước =0
ban đầu Q = 0
CK2: J=1,K=0 nên Q = 1;
CK3: J=0, K= 1 nên Q = 0;
CK4: J=1, K =0 nên Q = đảo TT trước =1;
CK5: J=1, K =1 nên Q= trạng thái trước =1

Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Tóm tắt bảng hoạt động

CK Sn Rn Qn +1 Qn +1

1 0 1 0 1 CK Dn Qn+1 Q\
1 1 0 1 0 1 0 0 1
1 0 0 Qn +1 = Qn 1 1 1 0

1 1 1 Cấ m

CK Jn Kn Qn+1 Q\n+1

1 0 0 Qn Qn\
CK Tn Qn+1 Q\
1 0 1 0 1 T
1 0 Qn Qn\
1 1 0 1 0
1 1 Qn\ Qn
1 1 1 Qn\ Qn



Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip-flop RS chính phụ (MS- Master- Slave)
Các FF thường được đồng bộ bằng tín hiệu clock
Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định
ở tần số cao)




Master Slave



Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip-flop JK chính phụ (MS- Master-
Slave)
• Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip
flop từ R-S flip flop kiểu Master-Slave
• Khi đó J-K flip flop được hoạt kích theo sườn




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Chuyển đổi giữa các Flip Flop




 



  
                                    
                              




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
TỰ
Flip Flop D chính phụ (MS- Master- Slave)




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
Khoa Kỹ Thuât Điên Tử II
̣


TỰ
PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ

• Mô hình tổng quát nhất của mạch tuần tự gồm: các biến vào, các
biến ra và các trạng thái bên trong của mạch.
• Có thể sử dụng mô hình máy trạng thái (Finite State Machine -
FSM) để phân tích và tổng hợp mạch tuần tự
• Tại mỗi xung clock, mạch logic tổ hợp xác định các biến ra và trạng
thái tiếp theo thông qua các biến vào và trạng thái hiện tại




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
̣CHƯƠNG 5: MẠCH LOGIC TUẦN
Khoa Kỹ Thuât Điên Tử II
̣


TỰ
• Hai mô hình FSM thông dụng để phân tích và tổng hợp
mạch logic dãy là mô hình Moore và mô hình Mealy




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
Khoa Kỹ Thuât Điên Tử II
̣


TỰ
Mô hình Mealy mô tả hệ dãy Mô hình Moore giống như
thông qua 5 tham số: mô hình Mealy, nhưng khác
X = {x1, x2, ..., xn} ở chỗ là FY chỉ phụ thuộc
Y = {y1, y2, ..., yl} vào S:
FY = FY(S)
S = {s1, s2, ..., sm}
FS(S, X)
FY(S, X)
Giải thích các kí hiệu:
X là tập hợp hữu hạn n tín hiệu đầu vào
Y là tập hợp hữu hạn l tín hiệu đầu ra
S tập hợp hữu hạn m trạng thái trong của hệ
FS là hàm biến đổi trạng thái.
FS phụ thuộc vào S và X → FS = FS(S, X)
FY là hàm tính trạng thái đầu ra: FY = FY(S, X)


Bai giang Kỹ Thuât Số
̀ ̉ ̣
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ CHƯƠNG 5: MẠCH LOGIC TUẦN
Biểu đồ trạng thái TỰ

• Có thể mô tả hoạt động của các mạch logic tuần tự bằng biểu
đồ trạng thái (state diagram):
– Vòng tròn mô tả trạng thái của mạch
– Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả
quá trình chuyển trạng thái

• Ví dụ:




Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM

1. Mạch đếm Không đồng Bộ (KĐB)
n



Mạch đếm n bit : dùng n flip-flop, có tối đa 2 trạng thái
đế m
Có hai trang thái đếm:
Đếm lên: Xung CK của flipflop thứ I được lấy từ ngõ ra Q
của flip flop thứ i-1 (Xung CK i = Qi-1)
Đếm xuống: Xung CK của flipflop thứ I được lấy từ ngõ ra
Q đảo của flip flop thứ i-1 (Xung CK i = Q’i-1)

2. Mạch đếm đồng Bộ (ĐB)
Mạch đếm n bit : dùng n flip-flop, có tối đa 2n trạng thái
đế m
Các flipflop cùng xung CK.
Các trạng thái đếm có thể thay đổi lên hoặc xuống.


Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
Mạch đếm KĐB 3 bit, đếm lên, sử dụng JK _FF, Mode đếm =
8 LED LED LED




CK i = Qi




4
4




10
3 5 11 9 3 5
J Q J Q J Q




PR
PR




PR
1 13 1
CLK CLK
CLK


2 6 12 7 2 6
K QN K QN K QN
CL
CL




CL
14
15




15
74LS112 74LS112 74LS112




Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
Phân tích:
FFJK1: J1=K1=1 nên mỗi lần có xung kích CK cạnh xuống, ngõ ra
Q1 đảo trạng thái.
FFJK2: J2=K2=1 ; Q1 làm xung kích cho FFJK2 nên mỗi lần có
xung kích cạnh xuống (tại thời điểm CK2, CK4, CK6, CK8) thì Q2
đảo trạng thái.
FFJK3: J3=K3=1; Q2 làm xung kích cho FFJK3 nên mỗi lần có xung
kích cạnh xuống (tại thời điểm CK4, CK8) thì Q3 đảo trạng thái

Giản đồ xung 1 2 3 4 6 7 8
5
CK
LSB Q1 0 1 0 1 0 1 0 1 0

Q2 0 0 1 1 0 0 1 1 0
MSB Q3 0 0 0 0 1 1 1 1 0
Số Đếm 0 1 2 3 4 5 6 7 0


Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
Mạch đếm KĐB 4 bit, đếm lên, sử dụng JK _FF, Modulo = 16


Xung 1 Q1 1 Q2 1 Q3 1 Q4
Clock
1 1 1 1



CK i = Qi




Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
OUTPUTS
MẠCH ĐẾM
CK QD QC QB QA
Bảng hoạt động mạch đếm lên
0 0 0 0 0 4 bit
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1 Nhận xét: Mỗi flip flop lật
10 1 0 1 0 trạng thái khi flip flop ở tầng
11 1 0 1 1 trước nó chuyển từ ‘1’ sang ‘0’
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
MẠCH ĐẾM XUỐNG KHÔNG ĐỒNG BỘ, 4 BIT, MODULO = 16,

1
1 1 1


CLOCK




CK i = Qi −1



Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
MẠCH ĐẾM LÊN/ XUỐNG CÓ NGÕ ĐIỀU KHIỂN




Điều
khiển

CK i = DK .Qi + DK .Qi

Khi ngõ Điều khiển = 1 : Đếm lên.
Điều khiển = 0 : Đếm xuống.

Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
n



Ví dụ:ẠCHchẾM m lên modulo 10Ộ, MODE ĐẾM KHÁC 2
M mạ Đ đế KHÔNG ĐỒNG B
Có 10 trạng thái ⇒ cần dùng 4 FF
Giả sử dùng FF JK có đầu vào CLR (CLEAR: xóa) tích cực ở mức thấp
Nếu CLR = 0 thì Q = 0
Cứ mỗi khi đếm đến xung thứ 10 thì tất cả các Q bị xóa về 0, do đó:

CLEAR = Q2 .Q4



Q1 1 Q2 Q3 Q4
1 1 1

1 1 1 1

CLEAR


Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
MẠCH ĐẾM NHỊ PHÂN ĐỒNG BỘ, MOD ĐẾM =6

Q1 Q2 Q3




CK1 = CK 2 = CK 3 = Clock
J 1 = K1 = 1
J 2 = K 2 = Q1.Q3
Bai giang Kỹ Thuât Số
̀ ̉ ̣ J 3 = Q1.Q2 ; K 3 = Q1.Q2 .Q3
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
Đặc điểm mạch đếm đồng bộ modulo
=6:
CK1 = CK 2 = CK 3 = Clock
J 1 = K1 = 1
J 2 = K 2 = Q1.Q3
J 3 = Q1.Q2 ; K 3 = Q1.Q2 .Q3



Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
Bảng hoạt động
CK 1 = CK 2 = CK 3 = Clock
CK J1K1 J2K2 J3K3 Q3Q2Q1 Số J 1 = K1 = 1
đế
J 2 = K 2 = Q1.Q3
m
J 3 = Q1.Q2 ; K 3 = Q1.Q2 .Q3
0 000 0

1 11 00 00 001 1

2 11 11 00 010 2

3 11 00 00 011 3 Nhận xét: Mạch đếm
từ 0 đến 5 (modulo =6)
4 11 11 10 100 4

5 11 00 00 101 5

6 11 00 00 000 0

Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, Modulo =16


Q1 Q2 Q3 Q4




Bai giang Kỹ Thuât Số
̀ ̉ ̣
CHƯƠNG 5: MẠCH LOGIC TUẦN
Hoc viên công nghệ BCVT
̣ ̣
Khoa Kỹ Thuât Điên Tử II
̣ ̣ TỰ
MẠCH ĐẾM
MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, modulo =10


Q1 Q2 Q3 Q4




Bai giang Kỹ Thuât Số
̀ ̉ ̣
Đề thi vào lớp 10 môn Toán |  Đáp án đề thi tốt nghiệp |  Đề thi Đại học |  Đề thi thử đại học môn Hóa |  Mẫu đơn xin việc |  Bài tiểu luận mẫu |  Ôn thi cao học 2014 |  Nghiên cứu khoa học |  Lập kế hoạch kinh doanh |  Bảng cân đối kế toán |  Đề thi chứng chỉ Tin học |  Tư tưởng Hồ Chí Minh |  Đề thi chứng chỉ Tiếng anh
Theo dõi chúng tôi
Đồng bộ tài khoản