Thiết kế luận lý . chương 4

Chia sẻ: Nguyen Thi Ngoc Hoa | Ngày: | Loại File: PDF | Số trang:18

0
62
lượt xem
11
download

Thiết kế luận lý . chương 4

Mô tả tài liệu
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mạch số có các ngõ ra chỉ phụ thuộc vào giá trị/trạng thái của các ngõ vào ở thời điểm hiện hành được gọi là mạch luận lý tổ hợp (combinational logic circuits) hay gọi tắt là mạch tổ hợp Có thể có nhiều mạch tổ hợp được thiết kế để đáp ứng cùng 1 chức năng đề ra. Các mạch số này được đánh giá (nhằm lựa chọn mạch nào thích hợp hơn) dựa trên nhiều yếu tố khác nhau.

Chủ đề:
Lưu

Nội dung Text: Thiết kế luận lý . chương 4

  1. Khoa CNTT Boä moân Kyõ thuaät Maùy tính Phaïm Töôøng Haûi Ñoaøn Minh Vöõng Phan Ñình Theá Duy
  2. Tài liệu tham khảo “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 “Digital Design”, 3rd Edition, J.F. Wakerly, Prentice Hall, 2001 “Digital Systems”, 5th Edition, R.J. Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 4 2
  3. Chương 4. Logic Design 1 - Chapter 4 3
  4. Dẫn nhập Mạch số có các ngõ ra chỉ phụ thuộc vào giá trị/trạng thái của các ngõ vào ở thời điểm hiện hành được gọi là mạch luận lý tổ hợp (combinational logic circuits) hay gọi tắt là mạch tổ hợp Có thể có nhiều mạch tổ hợp được thiết kế để đáp ứng cùng 1 chức năng đề ra. Các mạch số này được đánh giá (nhằm lựa chọn mạch nào thích hợp hơn) dựa trên nhiều yếu tố khác nhau. • Tốc độ hoạt động • Độ phức tạp – Giá thành phần cứng • Năng lượng tiêu tốn • Sự đáp ứng về mặt linh kiện • … Thiết kế chú trọng tăng ở yếu tố này có thể dẫn đến sự giảm sút ở yếu tố khác Logic Design 1 - Chapter 4 4
  5. Mạch cộng nhị phân Mạch thực hiện tác vụ cộng đối với 2 giá trị nhị phân Hiệu suất của mạch đánh giá theo tốc độ thực hiện phép toán • Có thể dựa trên các cổng luận lý chế tạo theo công nghệ thiên về tốc độ • Tốc độ có thể tăng đáng kể tùy theo cách thiết kế mạch mà không quá phụ thuộc vào công nghệ chế tạo cổng luận lý Cân nhắc lựa chọn giữa thiết kế ưu tiên cho tốc độ và thiết kế thiên ưu tiên cho chi phí phần cứng Sơ đồ khối của mạch cộng nhị phân n X Binary S Y n Adder n+1 Logic Design 1 - Chapter 4 5
  6. Mạch cộng (MC) toàn phần Có thể xây dựng mạch cộng 2 số nhị phân n-bit từ các mạch cộng nhị phân 1-bit xi Si Full Sơ đồ khối của mạch cộng Adder yi Ci+1 toàn phần (full adder) Bảng sự thật – Bìa Karnaugh Ci Ci yi xi Si Ci+ Si yi xi Dạng hàm của các ngõ ra 1 00 01 11 10 0 0 0 0 0 0 1 1 Si = xi’ yi Ci’ + xi yi’ Ci’ Ci 0 0 1 1 0 1 1 1 + xi’ yi’ Ci + xi yi Ci 0 1 0 1 0 = xi ⊕ yi ⊕ Ci 0 1 1 0 1 Ci+1 yi xi 1 0 0 1 0 00 01 11 10 Ci+1 = xi yi + xi Ci + yi Ci 1 0 1 0 1 0 1 = xi yi + Ci (xi + yi) 1 1 0 0 1 Ci 1 1 1 1 1 1 1 1 1 = xi yi + Ci (xi yi’ + xi’ yi) = xi yi + Ci (xi ⊕ yi) Logic Design 1 - Chapter 4 6
  7. MC bán phần và MC ripple-carry Mạch cộng toàn phần Ci Si = xi ⊕ yi ⊕ Ci xi Si Ci+1 = xi yi + Ci (xi ⊕ yi) yi Ci+1 Mạch cộng bán phần (half adder) Si Mạch cộng ripple-carry xi Half S3 S2 S1 S0 yi Adder Ci+1 A3 A2 A1 A0 Half Adder Full Adder Full Adder Full Adder B3 B2 B1 B0 xi Si C4 C3 C2 C1 yi Ci+1 • Giới hạn do thời gian trễ của các tín hiệu carry ! Logic Design 1 - Chapter 4 7
  8. Mạch cộng Carry-Lookahead Tính carry từ các bit của toán C4 = G3 + P3 G2 + P3 P2 G1 hạng A, B và Co + P3 P2 P1 G0 Định nghĩa + P3 P3 P1 P0 C0 Generated Carry Gi = Ai Bi Propagated Carry Pi = Ai ⊕ Bi G3 Ta tính được G2 P3 Ci = Ai-1 Bi-1 + Ci-1 (Ai-1 ⊕ Bi-1) G1 = Gi-1 + Pi-1 Ci-1 P2 P3 C4 = Gi-1 + Pi-1 (Gi-2 + Pi-2 Ci-2) G0 = Gi-1 + Pi-1 Gi-2 + Pi-1 Pi-2 Ci-2 P1 P2 Tính lần lượt P3 C0 C1 = G0 + P0 C0 P0 P1 C2 = G1 + P1 G0 + P1 P0 C0 P2 P3 C3 = G2 + P2 G1 + P2 P1 G0 + P2 P1 P0 C0 Logic Design 1 - Chapter 4 8
  9. Mạch cộng Carry-Lookahead … Tổng quát Ci+1 = Gi + Pi Gi-1 + Pi Pi-1 Gi-2 + Pi Pi-1 Pi-2 Gi-3 + … + Pi Pi-1 Pi-2 … P1 G0 + Pi Pi-1 Pi-2 … P1 P0 C0 Mạch cộng Carry-Lookahead S0 C0 A0 P0 G0 P1 B0 C1 S1 Carry-Lookahead A1 P1 P2 C2 S2 G1 B1 P2 P3 A2 C3 S3 B2 G2 C4 A3 P3 G3 B3 Logic Design 1 - Chapter 4 9
  10. Mạch trừ nhị phân Biểu diễn số nguyên âm nhị phân dưới dạng bù 2 Mạch cộng 2 số dưới dạng bù 2 có khác gì so với mạch cộng nhị phân đã xem xét ? Mạch trừ được thay thế bằng mạch chuyển đổi bù 2 và mạch cộng B3 B2 B1 B0 M A3 A2 A1 A0 C4 C3 C2 C1 S3 S2 S1 S0 Overflow Logic Design 1 - Chapter 4 10
  11. Bộ dồn kênh Dữ liệu sinh ra ở vị trí A nhưng được sử dụng ở vị trí B truyền dữ liệu từ A đến B qua kênh truyền thông Làm sao để có thể truyền dữ liệu từ nhiều nguồn khác nhau trên cùng một kênh truyền duy nhất ? Demultiplexer Multiplexer communication data data in channel out • Cơ chế cho phép chọn dữ liệu nào để truyền trên kênh truyền gọi là kỹ thuật dồn kênh (multiplexing) • Thiết bị thực hiện dồn kênh gọi là bộ dồn kênh (multiplexer) • Phía thu, đầu bên kia của kênh truyền thông, cần bộ phân kênh (demultiplexer) để phân phối dữ liệu trên kênh truyền đến các ngõ ra Logic Design 1 - Chapter 4 11
  12. Bộ dồn kênh D0 Bộ dồn kênh số là mạch có • 2n đường dữ liệu vào D1 • 1 đường dữ liệu ra D2 • n ngõ vào select hay selector Bộ dồn kênh với n = 3 D3 r D4 D0 D1 D5 Multiplexer D2 D3 r D4 D6 D5 D6 D7 D7 s0 s0 s1 s2 s1 s2 Logic Design 1 - Chapter 4 12
  13. Xây dựng mạch tổ hợp từ bộ dồn kênh Tồn tại các mạch dồn kênh Thí dụ được thương mại hóa dưới f (x, y, z) = ∑ (1, 2, 4, 7) dạng MSI = z’ y’ x + z’ y x’ + z y’ x’ + z y x Dùng bộ dồn kênh để hiện gán s0 = y và s1 = z thực 1 mạch tổ hợp bất kỳ ? Bộ dồn kênh có dạng 2 lớp f = s1’ s0’ x + s1’ s0 x’ + s1 s0’ x’ + s1 s0 x AND-OR = s1’ s0’ D0 + s1’ s0 D1 + s1 s0’ D2 + s1 s0 D3 • Cổng AND có n+1 ngõ nhập suy ra D0 = D3 = x và D1 = D2 = x’ • Dạng s-o-p chính tắc của 1 hàm chuyển mạch n+1 biến • Vẽ mạch ? Bộ dồn kênh m-1 selector có thể được sử dụng để hiện Thí dụ thực mạch tổ hợp của hàm m f (w, x, y, z) = ∑ (0, 4, 9, 13, 14) biến • Thiết kế ? • Vẽ mạch ? Logic Design 1 - Chapter 4 13
  14. Bộ giải mã – Bộ mã hóa Mạch tổ hợp nhận n ngõ nhập (n ≥ 1) và định tuyến dữ liệu từ các ngõ nhập đến một trong số tối đa 2n ngõ ra gọi là bộ giải mã (decoder) Bộ mã hóa (encoder), mạch ngược lại với bộ giải mã, là mạch nhận dữ liệu từ một số rất lớn các ngõ nhập để rồi biến đổi thành dữ liệu xuất ra trên một số nhỏ hơn các ngõ xuất (không nhất thiết chỉ 1 ngõ xuất) Có sự gần giống giữa • Bộ mã hóa với bộ dồn kênh • Bộ giãi mã với bộ phân kênh • Hãy chỉ ra sự khác biệt giữa các mạch trên ? Logic Design 1 - Chapter 4 14
  15. Bộ phân kênh Bộ phân kênh với 8 ngõ xuất Datainput x • Mạch luận lý D0 • Bảng sự thật D1 Control inputs Data outputs C2 C1 C0 D0 D1 D2 D3 D4 D5 D6 D7 D2 0 0 0 x 0 0 0 0 0 0 0 D3 0 0 1 0 x 0 0 0 0 0 0 0 1 0 0 0 x 0 0 0 0 0 D4 0 1 1 0 0 0 x 0 0 0 0 D5 1 0 0 0 0 0 0 x 0 0 0 1 0 1 0 0 0 0 0 x 0 0 D6 C0 1 1 0 0 0 0 0 0 0 x 0 D7 1 1 1 0 0 0 0 0 0 0 x C1 C2 Logic Design 1 - Chapter 4 15
  16. Bộ giải mã đường n ra 2n Bộ giải mã đường n ra 2n (n-to-2n line decoder) được xây dựng từ bộ phân kênh 2n ngõ xuất bằng cách: • Bỏ bớt ngõ nhập dữ liệu x • Mỗi cổng AND chỉ còn lại n ngõ nhập Bộ giải mã đường 3 ra 8 Control inputs Data outputs C2 C1 C0 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 0 0 0 1 0 0 0 0 0 0 0 s0 D2 0 0 1 0 1 0 0 0 0 0 0 Decoder D3 0 1 0 3x8 s1 0 0 1 0 0 0 0 0 D4 0 1 1 0 0 0 1 0 0 0 0 s2 D5 1 0 0 0 0 0 0 1 0 0 0 D6 D7 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 Logic Design 1 - Chapter 4 16
  17. Bộ giải mã đường n ra 2n … MSI giải mã đường thông dụng • 2 × 4 , 3 × 8 , 4 × 16 Giải mã ma trận cổng AND Giải mã cây Xây dựng mạch tổ hợp từ các bộ giải mã đường 74LS139 Q3a A1a Q2a A0a Q1a Ea Q0a Q3b A1b Q2b 74LS154 A0b Q1b 15 Eb Q0b 14 13 12 11 E1 10 74LS138 E0 9 8 A2 Q7 7 A1 Q6 A3 6 A0 Q5 A2 5 Q4 A1 4 Q3 A0 3 E3 Q2 2 E2 Q1 1 E1 Q0 0 Logic Design 1 - Chapter 4 17
  18. Bài tập Problem 4.4 Problem 4.7 Problem 4.10 Problem 4.11 Problem 4.12 Thầy Phan Đình Thế Duy duypdt@cse.hcmut.edu.vn Logic Design 1 - Chapter 4 18
Đồng bộ tài khoản