Thiết kế luận lý . chương 5

Chia sẻ: Nguyen Thi Ngoc Hoa | Ngày: | Loại File: PDF | Số trang:21

0
59
lượt xem
7
download

Thiết kế luận lý . chương 5

Mô tả tài liệu
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Đối với mạch tổ hợp, các tín hiệu ngõ ra tại 1 thời điểm nhất định chỉ phụ thuộc vào các tín hiệu ngõ vào ở tại thời điểm đó mà không phụ thuộc vào lịch sử của các tín hiệu ngõ vào trong quá khứ Có những trường hợp người ta mong muốn ngõ ra của mạch số không chỉ phụ thuộc vào các tín hiệu ngõ vào hiện hành mà còn phụ thuộc vào trạng thái của mạch tại thời điểm các tín hiệu ngõ vào được...

Chủ đề:
Lưu

Nội dung Text: Thiết kế luận lý . chương 5

  1. Khoa CNTT Boä moân Kyõ thuaät Maùy tính Phaïm Töôøng Haûi Ñoaøn Minh Vöõng Phan Ñình Theá Duy
  2. Tài liệu tham khảo “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 “Digital Design”, 3rd Edition, J.F. Wakerly, Prentice Hall, 2001 “Digital Systems”, 5th Edition, R.J. Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 5 2
  3. Chương 5. Logic Design 1 - Chapter 5 3
  4. Dẫn nhập Đối với mạch tổ hợp, các tín hiệu ngõ ra tại 1 thời điểm nhất định chỉ phụ thuộc vào các tín hiệu ngõ vào ở tại thời điểm đó mà không phụ thuộc vào lịch sử của các tín hiệu ngõ vào trong quá khứ Có những trường hợp người ta mong muốn ngõ ra của mạch số không chỉ phụ thuộc vào các tín hiệu ngõ vào hiện hành mà còn phụ thuộc vào trạng thái của mạch tại thời điểm các tín hiệu ngõ vào được gửi đến Trạng thái của mạch tại 1 thời điểm nhất định thì lại phụ thuộc vào lịch sử của các tín hiệu ngõ vào trong quá khứ Cần phải có cơ chế cho phép lưu trữ thông tin truyền tải bởi chuỗi các tín hiệu ngõ vào trong quá khứ Logic Design 1 - Chapter 5 4
  5. Các định nghĩa & khái niệm cơ bản Một mạch số được gọi là mạch Mô hình Mealy tuần tự (sequential circuit) nếu các ngõ ra của nó tại 1 thời điểm nhất định là hàm của cả giá trị các ngõ vào tại thời điểm hiện hành và của chuỗi giá trị các ngõ vào trong quá khứ Cần có bộ nhớ (memory) để lưu trữ quá khứ của các ngõ vào Cần đến các mạch đặc biệt có thể Mô hình Moore sử dụng như các cell (thường gọi là primitive cell) để lưu trữ quá khứ gần của 1 ngõ vào Bằng cách kết nối các memory cell nói trên kết hợp với việc sử dụng các mạch tổ hợp có thể giải quyết bài toán đặt ra cho một mạch tuần tự Logic Design 1 - Chapter 5 5
  6. Các định nghĩa … Vấn đề thước đo cho quá khứ ? Các khó khăn do tín hiệu xuất hiện không đồng thời, thời gian trễ của cổng khác nhau, v.v… Cần đến một hệ thống định thời (timing) cho các mạch tuần tự Người ta sử dụng xung đồng hồ (clock) để định thời Clock là tín hiệu có dạng 1 chuỗi xung tuần hoàn Các thuộc tính quan trọng của tín hiệu clock • Duty cycle • Tần số/chu kỳ clock • Thời điểm tích cực • Độ dốc cạnh • Độ ổn định tần số và dạng sóng Logic Design 1 - Chapter 5 6
  7. Mạch cài (Latch) & Flip-flop Phân tích hoạt động của mạch sau: Ngõ ra các mạch trên luôn ổn định ở trạng thái Q = 0 hay Q = 1 Mạch nhị ổn (bistable device), là mạch tồn tại ở 1 trong 2 trạng thái ổn định, có thể được sử dụng để chứa 1 bit thông tin Đối với mạch số, phần tử linh kiện thông dụng nhất được sử dụng làm bộ nhớ cho các tín hiệu là 1 thiết bị điện tử nhị ổn có tên là flip-flop Logic Design 1 - Chapter 5 7
  8. Mạch cài SR (SR Latch) Mạch nhị ổn đã xét có thể vẽ Giải quyết được sự “đấu” nhau lại như sau giữa các tín hiệu vào Mạch cài SR có sơ đồ khối và có thể vẽ lại như sau Mạch được xem có 2 tín hiệu ngõ vào là I (tín hiệu bên ngoài) và Q (tín hiệu hồi tiếp) “đấu” nhau để quyết định giá Xác định bảng sự thật của trị Q của memory cell mạch mạch cài SR ? Chúng ta xét 1 mạch bistable Trạng thái ? khác có tên • Trạng thái hiện hành là mạch cài Q(tn ) | Qn | Q SR (SR Latch) S : set • Trạng thái kế tiếp R : reset Q(tn+1 ) | Qn+1 | Q+ Logic Design 1 - Chapter 5 8
  9. Mạch cài SR ... Bảng chuyển S R Q Q+ S R Q Q+ S R Q+ trạng thái 0 0 0 0 1 0 0 1 0 0 Q (transition table) 0 0 1 1 1 0 1 1 0 1 0 của mạch cài SR 0 1 0 0 1 1 0 × 1 0 1 0 1 1 0 1 1 1 × 1 1 × Mạch cài SR sử dụng cổng NOR Phương trình chuyển trạng thái của mạch cài SR: Q+ = S + R’.Q ,điều kiện S.R = 0 Logic Design 1 - Chapter 5 9
  10. Định thời và Clocked RS Latch Mạch cài SR đã xét chưa có Sơ đồ khối sự tham gia của xung clock Xung clock giúp cho việc chuyển trạng thái được xảy ra đồng thời và ổn định hơn Bảng chuyển trạng thái Clocked SR Latch sử dụng cổng NAND C S R Q+ 0 × × Q 1 0 0 Q 1 0 1 0 1 1 0 1 1 1 1 × Phương trình chuyển trạng thái Q+ = C’ Q + C S + R’ Q Logic Design 1 - Chapter 5 10
  11. JK Latch Ở mạch cài SR Phương trình chuyển trạng thái • Cả 2 ngõ vào không được Q+ = C’.Q + C(J.Q’) + (K.Q)’.Q đồng thời mang giá trị 1 = C’.Q + C.J.Q’ + K’.Q + Q’.Q • Không phù hợp với thực tế, cần phải có sự cải tiến = C’.Q + C.J.Q’ + K’.Q Mạch cài JK (JK Latch) = J.Q’ + K’.Q ; với C = 1 Kiểm tra điều kiện ? S.R = (J.Q’).(K.Q) = J.K.Q.Q’ = 0 Bảng chuyển trạng thái C J K Q+ 0 × × Q 1 0 0 Q Nhận xét 1 0 1 0 S = J.Q’ 1 1 0 1 R = K.Q 1 1 1 Q’ Logic Design 1 - Chapter 5 11
  12. Master-Slave Latch Ở mạch cài JK, điều gì sẽ xảy ra khi J = K = 1 ? • Trường hợp mạch cài JK • Trường hợp clocked JK Latch Giải pháp Kích cạnh (Edge-Triggering) • Cơ chế Master-Slave • Ký hiệu • Mạch JK Master-Slave Latch Một số sơ đồ mạch của JK Master-Slave Latch Flip-flop Logic Design 1 - Chapter 5 12
  13. (Delay) D Flip-flop Một giải pháp khác cho mạch D flip-flop cài SR là gán R = S’ Mạch cài D (D latch) • Phương trình chuyển trạng thái Xây dựng D flip-flop từ JK flip-flop ? Q+ = D Giản đồ xung (timing waveform) • Bảng chuyển trạng thái C D Q+ 0 × Q 1 0 0 1 1 1 • D data hoặc delay Logic Design 1 - Chapter 5 13
  14. (Toggle) T flip-flop Flip-flop có ngõ ra bật-tắt (toggle) Xây dựng từ JK flip-flop • Sơ đồ mạch • Phương trình Q+ = T.Q’ + T’.Q = T ⊕ Q toggle xảy ra khi T = 1 Một số mạch T flip-flop Xây dựng T flip-flop từ D flip-flop ? Logic Design 1 - Chapter 5 14
  15. Kích thích các flip-flop Bảng trạng thái / phương trình chuyển trạng thái cho phép xác định trạng thái (ngõ ra Q) của flip-flop theo các tín hiệu ở ngõ vào Cần xác định điều kiện để kích thích flip-flop chuyển từ trạng thái xác định này sang trạng thái xác định khác Các điều kiện kích thích flip-flop SR flip-flop JK flip-flop D flip-flop T flip-flop Q Q+ S R Q Q+ J K Q Q+ D Q Q+ T 0 0 0 × 0 0 0 × 0 0 0 0 0 0 0 1 1 0 0 1 1 × 0 1 1 0 1 1 1 0 0 1 1 0 × 1 1 0 0 1 0 1 1 1 × 0 1 1 × 0 1 1 1 1 1 0 Logic Design 1 - Chapter 5 15
  16. Thanh ghi (Register) Khác biệt của mạch tuần tự so • Thanh ghi n-bit là một tập hợp với mạch tổ hợp của n flip-flop (thường là D flip- flop) • Có khả năng chứa vào bộ nhớ các thông tin về trạng thái của • Các flip-flop này dùng chung mạch, hệ quả của tín hiệu ngõ xung clock và đáp ứng cùng vào trong quá khứ thời điểm của xung clock • Sử dụng thông tin trong bộ • Có thể chứa được n bit thông nhớ để tạo tín hiệu ngõ ra theo tin tín hiệu ngõ vào hiện hành Chuyển thông tin vào thanh Đơn vị cơ bản để chứa 1 bit ghi được gọi là nạp (load) thông tin là flip-flop hoặc là thanh ghi mạch cài Tham khảo thông tin từ thanh Các flip-flop có thể nhóm lại để ghi được gọi lả đọc (read) nội tạo thành thanh ghi (register) dung thanh ghi Logic Design 1 - Chapter 5 16
  17. Serial-Load Shift Register Thanh ghi dịch nạp tuần tự 4 bit Phân tích mạch để làm rõ các Thêm vào các tín hiệu điều khiển tính năng sau • Điều khiển • Thanh ghi dịch (shift register) xung clock • Xuất song song (parallel-out) • Xuất tuần tự (serial-out) • Điều khiển • Nạp tuần tự (serial-in) dữ liệu vào Logic Design 1 - Chapter 5 17
  18. Parallel-Load Shift Register Thanh ghi nạp song song 4 bit sử dụng JK flip-flop • Đệm xung clock • Đệm tín hiệu điều khiển nạp (load) • Tín hiệu điều khiển xóa (CLR) Thanh ghi thương mại hóa dưới dạng MSI • 74 273 • 74 373 • 74 374 Xây dựng thanh ghi dịch nạp song song ? Logic Design 1 - Chapter 5 18
  19. Chuyển đổi song song – nối tiếp Thanh ghi dịch 4 bit làm nhiệm vụ chuyển đổi song song – nối tiếp Phân tích mạch Hoạt động Logic Design 1 - Chapter 5 19
  20. Thanh ghi đa năng Ý tưởng về thanh ghi đa năng Một ứng dụng minh họa 000 001 100 Logic Design 1 - Chapter 5 20
Đồng bộ tài khoản