Giải mã tín hiệu 4-QAM phục vụ truyền nhận tín hiệu quang sử dụng FPGA

Lương Cô<br /> ông Duẩn, Vũ<br /> V Anh Đào<br /> o<br /> <br /> <br /> <br /> <br /> GIẢI MÃ<br /> G M TÍÍN HIỆ<br /> ỆU 4--QAM<br /> M PHỤ<br /> ỤC VỤ<br /> Ụ<br /> TR<br /> RUYỀ ỀN NH<br /> HẬN TÍN<br /> T HIỆU<br /> H QUA<br /> ANG SỬ<br /> S<br /> DỤNNG FPPGA<br /> Lương Công<br /> C Duẩnn, Vũ Anh Đào<br /> Đ<br /> *<br /> Họ<br /> ọc Viện Côn<br /> ng Nghệ Bư<br /> ưu Chính Viễn Thông<br /> <br /> <br /> mang g. Với các QAAM bậc cao hhơn, thuật toánn giải mã cầnn<br /> Tóm tắt : QAM được sử dụng nhiềuu trong cả giaoo tiếp tiến hành<br /> h đồng bộộ và xác định đđược biên độ của<br /> c tín hiệu<br /> dữ liệu tươnng tự và số. FPGA<br /> F là một nền tảng đánng tin cần truyền<br /> t đến.<br /> cậy trong thhiết kể và triểển khai đặc biệt<br /> b trong lĩnhh vực<br /> thông tin liên lạc. Bài bááo trình bày môm hình thuậtt toán<br /> giải mã tín hiệu QAM-4 phục vụ truuyền nhận tín hiệu<br /> quang sử dụnng nền tảng FPGA(Field-P<br /> F Programmable Gate<br /> Array). Mô hình<br /> h có vai trò đọc dữ liệuu đầu vào ADC C, xử<br /> lý tính toán dữ<br /> d liệu theo chuẩn<br /> c QAM-44 và đưa ra dữ ữ liệu<br /> số được truyyền tải tương ứng. Mô hìnnh được xây dựng<br /> dựa trên 5 khhối sau: Khối đọc dữ liệu ADC,<br /> A Khối đệmm lưu<br /> trữ dữ liệu tạạm, Khối đồnng bộ, Khối xáác định tín hiệu số<br /> thông qua hààm tích chập vàv Khối dữ liệệu đầu ra. Môô hình Hình 1:<br /> 1 Lược đồ phânn bố của 4-QAM<br /> M<br /> sau khi đượcc xây dựng đượcđ tiến hành thử nghiệm m trên Ở bài báo này,, nhóm tác giả chỉ dừng lạại ở khai thácc<br /> Board FPGA A Spartan3. Chương<br /> C trình được<br /> đ thiết kế bằng một mô hình thuậật toán để giảii điều chế tín hiệu 4-QAM M<br /> ngôn ngữ VHDL<br /> V dựa trrên phần mềềm Xilinx IS SE và hử nghiệm khhả năng tính ttoán và đáp ứng<br /> để th ứ của thuậtt<br /> Modelsim Tool. Thiết kế của nhóm táác giả tổng hợ ợp sử toán trên nền tảnng phần cứngg FPGA để phục vụ cácc<br /> dụng khoảngg 45K cổng, hoạt động ở tần số 50MH Hz và nghiên cứu tiếp theot của nhóóm tác giả vềề các phươngg<br /> tiêu thụ khoảảng 32mW.1<br /> phápp giải mã tín hiệu<br /> h theo chuẩẩn điều chế QAM<br /> Q tích hợpp<br /> trên các thiết bị phần cứng có ssử dụng các th huật toán liênn<br /> Từ khóa:: QAM, OFDM<br /> M, DDS, FPG<br /> GA.<br /> quann đến trí tuệ nhhân tạo như C<br /> CNN, RNN[3].<br /> I. ĐẶT VẤN<br /> N ĐỀ Bàài báo được phhân tích theo các phần chínnh sau:<br /> Quadrature Amplitude Modulation (QAM)[1] là hình ¾ Phân tícch lý thuyết<br /> thức điều chhế dữ liệu đượ ợc sử dụng rộộng rãi để điềuu chế ¾ Xây dự ựng mô hình<br /> dữ liệu thànnh sóng mangg được sử dụụng rộng rãi trong ¾ Xây dự ựng chương trìình cho các khhối<br /> thông tin vôô tuyến và thôông tin quangg. QAM chứnng tỏ ¾ Thử nghiệm, đánh giiá<br /> được những ưu điểm nổi bật b so với các phương phápp điều II. PHÂN<br /> P TÍCH LÝ THUYẾT<br /> T, XÂY DỰNG<br /> G MÔ HÌNH<br /> chế cũ như ASK,<br /> A BPSK, QPSK.<br /> Q Điều chế<br /> c QAM cho phép<br /> thay đổi số lưượng dữ liệu thông tin trênn mỗi symbol từ đó 2.1. Phân<br /> P tích lý thhuyết<br /> có các phiên bản QAM khhác nhau như:: 4-QAM, 8-Q QAM, a. Điều chế tín hiệu QAM[4]][5]<br /> 16-QAM, 322-QAM, 64-QA AM[2]... Việcc thay đổi thông số<br /> bit/symbol cho phép nângg cao tốc độ truyền<br /> t dữ liệuu, tiết<br /> kiệm Bandw width tuy nhiêên cũng đặt ra r yêu cầu caao về<br /> việc tính toáán và xử lý thhông tin trên các nền tảng phần<br /> cứng.Về bảnn chất, truyền tải dữ liệu thheo điều chế QAM Q<br /> có sự thay đổổi dữ liệu truyyền tải cả về pha<br /> p và tần số. Tuy<br /> nhiên, với 4--QAM việc điều<br /> đ chế chỉ dừng<br /> d lại ở điềuu chế<br /> biên độ với các góc lệchh pha lần lượ ợt là: 45 , 135<br /> 1 ,<br /> 225 và 315 . Tín hiệu được truyền tải đi liên tụcc thay<br /> đổi pha tín hiệu.<br /> h Bên phíaa thu tín hiệu cần<br /> c tiến hành đồng<br /> bộ và xác địnnh được pha của<br /> c tín hiệu đư ược truyền đếnn từ<br /> đó xác định dữ liệu số đangđ được truuyền tải trên sóng<br /> <br /> Tác giả liên hệ: Lương Công Duẩẩn, Vũ Anh Đào Hình<br /> Hì 2: Sơ đồ khhối bộ điều chế tín hiệu 4-QAM<br /> M trên FPGA<br /> Email: duanlc@@ptit.edu.vn, daovva@ptit.edu.vn<br /> Đến tòa soạn: 11/2019, chỉnh sửaa: 12/2019, chấp nhận đăng: 12/20019 Dữ<br /> ữ liệu số đượ<br /> ợc đồng bộ vớ<br /> ới bộ phát tín hiệu theo cácc<br /> <br /> SỐ 03&04 (CS.01) 2019 TẠP CHÍ KHOA HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG 42<br /> GIẢI MÃ TÍN HIỆU 4-QAM PHỤC VỤ TRUYỀN NHẬN TÍN HIỆU QUANG SỬ DỤNG FPGA<br /> <br /> khe thời gian tạo thành chuỗi dữ liệu số. Chuỗi dữ liệu số<br /> được đưa đến khối S/P có vai trò tách các tín hiệu ở vị trí<br /> lẻ và chẵn lần lượt vào 2 khối I và Q. Các dữ liệu này<br /> được lưu trữ trong bộ đệm và được đi qua bộ LUT (Look<br /> Up Table) của FPGA để xác định các pha tương ứng cần<br /> điều chế đầu ra. Ở sử dụng 2 bảng LUT có nội dung khác<br /> nhau cho khối I và khối Q. Sau khi đã xác định pha, dữ<br /> liệu của 2 khối được tạo thành dữ liệu xung theo tốc độ Hình 4: Sơ đồ khối giải mã dữ liệu số 4-QAM<br /> lấy mẫu được cài đặt tại L. Tại đây hệ thống sử dụng LUT<br /> để giảm thời gian tính toán. Ngoài ra, nhóm tác giả đã sử Trong đó, các khối có vai trò và được thiết kế cụ thể<br /> dụng công cụ DDS[6] của Xilinx để hỗ trợ tạo ra tín hiệu như sau:<br /> chuẩn sin trước khi đưa dữ liệu ra DAC.Sau đó, tín hiệu Khối đọc dữ liệu ADC: Được xây dựng để giao tiếp<br /> đầu ra được đưa qua bộ lọc dạng xung và đưa qua bộ trộn với IC giao tiếp ADC MCP3204 thông qua chuẩn giao<br /> tần và được tổng hợp thành tín hiệu ra trước khi đưa ra tiếp SPI. IC MCP3204 cung cấp khả năng đọc dữ liệu với<br /> DAC để xuất thành tín hiệu theo miền thời gian. tần số lấy mẫu tối đa là 100KHz và độ phân dải 12 bits.<br /> Khối đọc dữ liệu ADC thông qua MCP3204 để lấy mẫu<br /> b. Giải điều chế tín hiệu QAM[7][8] tín hiệu với tần số lấy mẫu là: 80KHz. Ở bài báo này do<br /> hạn chế về IC đọc dữ liệu ADC nên nhóm tác giả thử<br /> nghiệm truyền tải dữ liệu ở tần số là 5Ksps tương ứng với<br /> dữ liệu là 10Kbps. Dữ liệu từ khối đọc dữ liệu ADC được<br /> chuyển tiếp đến 2 khối Lưu trữ dữ liệu đệm và Đồng bộ<br /> dữ liệu để tiếp tục xử lý.<br /> <br /> Khối lưu trữ đệm: Nhóm tác giả xây dựng chương<br /> trình tính toán dựa trên 16 Mẫu/Symbol. Do đó, mỗi chu<br /> kỳ symbol được lưu trữ 16 mẫu dữ liệu ADC. Khối lưu<br /> trữ đệm có vai trò lưu trữ các dữ liệu tạm phục vụ cho quá<br /> trình tính toán. Khối lưu trữ dữ liệu lưu trữ dữ liệu cho tối<br /> đa 2 symbol (1 symbol đang tính toán và 1 symbol đang<br /> được truyền đến) tương ứng với tối đa 32 mẫu dữ liệu.<br /> Mỗi mẫu dữ liệu được lưu trữ bởi một ô nhớ tùy biến 12<br /> Hình 3: Sơ đồi khối bộ giải điều chế dữ liệu 4-QAM trên FPGA bit và được đặt trên RAM của FPGA. Dữ liệu này được<br /> Dữ liệu đầu vào sau khi đi qua môi trường truyền dữ lưu trữ theo dạng vòng nối tiếp, dữ liệu mới được đẩy vào<br /> liệu và đưa qua bộ lọc BPF sau đó đưa qua khối đọc dữ lần thứ 32+n sẽ tự động thay thế ô dữ liệu tại vị trí thứ n<br /> liệu ADC chuyển dữ liệu từ miền tương tự về miền số để tạo thành chuỗi dữ liệu liên kết vòng.<br /> có thể xử lý trên FPGA. Ngược lại với phía điều chế, tín<br /> hiệu được tách làm 2 luồng sau đó đưa qua bộ lọc và được Khối đồng bộ dữ liệu: Thực hiện đồng bộ giữa khối<br /> lấy mẫu theo tần số chuẩn hóa. Dữ liệu được lưu trữ vào lưu trữ dữ liệu và khối cắt khung dữ liệu. Khối này hoạt<br /> khối Detect để tính toán và xử lý để chuyển đổi thành dữ động trên 2 cơ chế chính là: Dựa vào tần số tín hiệu, tần<br /> liệu số. Đây là khối chính của mô hình giải mã dữ liệu số lấy mẫu và Sự thay đổi đột ngột dữ liệu ADC tại các<br /> QAM. Ở bài báo này, nhóm tác giả tập trung vào phân thời điểm chuyển giao giữa các symbol khác nhau. Trong<br /> tích, xây dựng và thiết kế chương trình cho khối Detect đó, khối hoạt động chính dựa trên các bộ đếm đồng bộ<br /> làm nền tảng để tiếp tục xây dựng các chương trình, thuật thời gian và tự hiệu chỉnh dựa vào sự thay đổi dữ liệu<br /> toán hỗ trợ giải điều chế tín hiệu QAM. ADC đột biến.Khi có sự chuyển đột ngột giữa 2 dữ liệu<br /> Sơ chi tiết khối Detect sẽ được trình bày ở phần tiếp theo 00 và 11 hoặc 01 và 10 sẽ xảy ra sự thay đổi đột ngột về<br /> của bài báo này với giả thuyết các khối khác đều đã hoàn mức điện áp mà khối ADC đọc được. Đây là cơ sở để<br /> thành. Trong đó đầu vào của khối là dữ liệu số của tín khối đồng bộ có khả thể tự điều chỉnh điểm đồng bộ. Do<br /> hiệu tương tự đã được lấy mẫu có độ lệch pha khác nhau đó, khối này có thể dựa chính vào dữ liệu nhận được để<br /> và đầu ra của khối là dữ liệu số đã được tính toán đồng bộ tăng chính xác của khối đồng bộ dữ liệu. Mỗi khi khối<br /> theo dữ liệu đã được truyền từ phía phát. Ở bài báo này này xác định có một khung vừa được truyền tải đến hoàn<br /> nhóm tác giả đã sử dụng bộ đọc ADC để đọc trực tiếp dữ thành, khối sẽ xuất 1 xung tín hiệu cho khối cắt khung dữ<br /> liệu được điều chế pha và đưa vào khối xử lý Detect để liệu & Chuẩn hóa để phục vụ đồng bộ tính toán.<br /> rút ngắn thời gian xây dựng và kiểm thử hoạt động của<br /> khối. Khối cắt khung dữ liệu & Chuẩn hóa: Khi nhận<br /> được tín hiệu đồng bộ từ khối đồng bộ dữ liệu, khối này<br /> 2.2. Xây dựng mô hình tự động sao chép 16 mẫu tín hiệu gần nhất và đưa vào<br /> Từ những phân tích và điều kiện giả sử ở trên, nhóm tác khối tính toán đồng thời gửi một tín hiệu đến khối lưu trữ<br /> giả đưa ra mô hình khối giải mã dữ liệu như sau: dữ liệu để xóa bỏ 16 mẫu tín hiệu đó phục vụ cho việc lưu<br /> trữ tiếp theo. Do sự suy hao trong quá trình truyền tải nên<br /> biên độ dữ liệu có thể thay đổi không đồng nhất. Do đó,<br /> <br /> SỐ 03&04 (CS.01) 2019 TẠP CHÍ KHOA HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG 43<br />  Lương Cô<br /> ông Duẩn, Vũ<br /> V Anh Đào<br /> o<br /> <br /> để thuận lợi cho quá trìnhh tính toán cácc dữ liệu cần được xuốnng board thônng qua giao tiếếp UART ở tầần số 115200..<br /> chuẩn hóa đồng<br /> đ mức theoo tín hiệu có biên độ lớn nhất. Sau khi nhận hết một khung dữ ữ liệu Board tiến<br /> t hành đưaa<br /> Sau khi xác định được 166 mẫu tín hiệuu được sử dụnng để dữ liiệu số vào khốối phát và chuuyển dữ liệu ra<br /> r đường phátt<br /> tính toán, khhối này tự xácc định giá trị lớn<br /> l nhất của chuỗi<br /> c thôn<br /> ng qua IC DAC C MCP4822. Dữ liệu liên tục t được nhậnn<br /> và chuẩn hóa toàn bộ dữ liệu theo hệ số nhân từ số lớn và trruyền xuống Board.<br /> B Mỗi khhung truyền đư ược phân biệtt<br /> nhất lên 0x0F FFF. với nhau<br /> n bởi nhómm ký tự đánh ddấu kết thúc: “\0\0\r\n”.<br /> “<br /> <br /> h chập: Khối tích<br /> Khối tích t chập tiếnn hành nhập dữ ữ liệu<br /> từ khối cắt khung<br /> k dữ liệuu & chuẩn hóaa để tính toánn. Bài<br /> báo này xây dựng chươngg trình cho 4-Q QAM vì vậy nhóm<br /> n<br /> tác giả xây dựng<br /> d 4 khối tíích chập độc lập cho 4 dạnng tín<br /> hiệu khác nhhau của 4-QAM M. Với mỗi dữ<br /> d liệu sẽ có giá<br /> g trị<br /> tích chập khhác nhau. Tín hiệu được trruyền tải đượcc xác<br /> định dựa trêên đầu ra củaa khối tích chhập có kết quuả lớn<br /> nhất. Các khhối này được thiết kế tươnng tự nhau vớ ới dữ<br /> liệu được lưưu trữ tại bảng LUT khác nhau theo dữ ữ liệu<br /> dạng sóng củủa các symboll 00,01,10 và 11 tương ứngg. Các<br /> dữ liệu được lưu trữ trongg các khối LUT T này được tạạo bởi<br /> IP Core DDS S của Xilinx để đ đảm bảo tínnh chính xác vềv dữ<br /> Hình 6: Dữ liệu<br /> l 4-QAM đư<br /> ược phát trên ch<br /> hân DAC<br /> liệu. Các khốối tính toán tícch chập này được<br /> đ đặt độc lậập do<br /> đó được thự ực hiện song song giúp giiảm thời giann tính Sau<br /> S khi dữ liệuu được truyềnn ra chân của DAC,<br /> D tín hiệuu<br /> toán. đượcc dẫn qua một cable điện ddài 10m để giả lập suy haoo<br /> và nh hiễu sau đó đư<br /> ược nối vào cchân ADC củaa khối giải mãã<br /> Khối đầuu ra dữ liệu sốố: Dựa vào kếết quả tính toáán của dữ liiệu 4-QAM.<br /> 4 khối tích chập,<br /> c khối nàyy có nhiệm vụụ xác định tínn hiệu Dữ<br /> D liệu sau khhi đưa vào khhối giải mã đư ược tiến hànhh<br /> (symbol) được truyền đếnn có giá trị tư ương ứng nàoo.Sau truyềền qua giao tiếp<br /> t UART nngược lại máy y tính để tiếnn<br /> khi xác địnhh dữ liệu, khối này gửi dữ liệu ra theo chuẩn<br /> c hànhh so sánh dữ liệu<br /> l và đánh ggiá. Nhóm tácc giả sử dụngg<br /> nối tiếp và sử<br /> ử dụng tín hiệệu CLK (Clockk) để đồng bộộ. Với phầnn mềm Herccules[9] để ttruyền và nhận n dữ liệuu<br /> chuẩn xuất dữd liệu này cáác ngoại vi khhác có thể truyy cập UAR RT.Phần mềm m Hercules hỗ trợ tính năng gửi dữ liệu từ ừ<br /> dữ liệu để sử ử dụng cho các<br /> c ứng dụng về truyền dẫẫn dữ file và<br /> v nhận dữ liệệu từ file giúp quá trình thử nghiệm đượcc<br /> liệu khác. nhannh chóng. Giaoo diện thử nghhiệm có dạng như sau:<br /> <br /> Các khốii được thiết kế<br /> k tích hợp và chạy trên Board<br /> B<br /> FPGA Spartaan3 XC3S10000. Chương trrình được cấuu hình<br /> hoạt động ở tần số 50MHz (Tần số mặcc định của Booard).<br /> Chương trìnhh được xây dựng<br /> d sử dụngg khoảng 45K<br /> Kcổng<br /> (Chiếm khooảng 11% tàài nguyên của c XC3S10000 –<br /> 442.368K) và<br /> v tiêu tốn khooảng 32mW điện<br /> đ năng khii hoạt<br /> động.<br /> <br /> III. THỬ NG<br /> GHIỆM VÀ ĐÁNH<br /> Đ GIÁ<br /> Sau khi tiếến hành xây dựng<br /> d chương trình nhóm táác giả<br /> tiến hành thhử nghiệm đáánh giá kết quảq của mô hình.<br /> Hìn<br /> nh 7: Giao diệnn thử nghiệm truuyền và nhận dữ<br /> d liệu 4-QAM<br /> Nhóm tác giả sử dụng phư ương pháp đấấu vòng để so sánh<br /> giữa dữ liệu truyền đi và dữ liệu giải mã. Hệ thốnng thử Kết<br /> K quả thử nghiệm<br /> n với các đoạn dữ liệu ngắn choo<br /> nghiệm có sơ ơ đồ như sau: thấy dữ liệu nhậnn được tương đồng với dữ ữ liệu đã thựcc<br /> hiện truyền đi và gần<br /> g như khôngg có các sai lệệch.<br /> <br /> <br /> <br /> <br /> Hình 5:: Mô hình thử nghiệm<br /> n truyền và<br /> v nhận dữ liệu<br /> Do điều kiện<br /> k thực nghhiệm, nhóm táác giả đã tiến hành<br /> cả phần phát và phần thu trên<br /> t một Boardd Spartan-3 và tiến<br /> hành thử nghhiệm thông quua đấu vòng tín<br /> t hiệu phát vàv tín<br /> hiệu thu. Dữữ liệu gửi đi là dữ liệu do<br /> d người dùngg gửi Hình 8: Kết quả<br /> q thử nghiệm với chuỗi văn bản<br /> b ngắn<br /> <br /> SỐ 03&04 (CS.01) 2019 TẠP CHÍ KHOA HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG 44<br /> GIẢI MÃ TÍN HIỆU 4-QAM<br /> M PHỤC VỤ TR<br /> RUYỀN NHẬN<br /> N TÍN HIỆU QUANG<br /> Q SỬ DỤ<br /> ỤNG FPGA<br /> <br /> Để kiểm thử với độ chínhc các caoo hơn, sau khhi thử TÀ<br /> ÀI LIỆU THA<br /> AM KHẢO<br /> nghiệm với cácc chuỗi vănn bản ngắn, nhóm<br /> n tác giả đã<br /> đ sử [1] X. Li, Simulinnk-based simulatt ion of quadrrature amplitudee<br /> dụng websitee Text-Generaator[10]để tạoo một file vănn bản modulat ion (Q QAM) system, P Proceedings of the IAJC-IJME E<br /> International Connference ISBN 9778-1-60643-379-9, 2008.<br /> ngẫu nhiên cóc độ dài là 90000 từ (615255 ký tự) sau đó đ thử [2] C.H. Dick and H.M. Pedersen, Design and imp plementat ion off<br /> nghiệm truyyền qua phần mềm Herculles truyền dữ ữ liệu high-performance FPGA signal pprocessing data paths for softwaree<br /> xuống Boardd và thu về đểể tiến hành đáánh giá kết quuả thử defined radio, Xiilinx, INC.<br /> nghiệm. Chhuỗi văn bảản nhận đượ ợc lưu vào file [3] J. A. Maya, N. A. A Casco, P. A. R Roncagliolo and J. G. García, "A A<br /> high data rate BPSK<br /> B receiver im<br /> mplementation in n FPGA for highh<br /> LogReceive.log để tiến hàành so sánh vớ ới file LogSennd.log dynamics applications," 2011 VII Southern Conference onn<br /> đã được sử dụng<br /> d để gửi đi. Programmable Logic<br /> L (SPL), Corddoba, 2011, pp. 23 33-238.<br /> Sau khi tiiến hành truyềền và nhận fille, nhóm tác giả<br /> g sử [4] D. M. Klymyshyyn and D. T. Haluzan, "FPGA im mplementation off<br /> multiplierless M--QAM modulatorr," in Electronicss Letters, vol. 38,,<br /> dụng phần mềm<br /> m Diffchekker[11] để so sánh giữa vănn bản no. 10, pp. 461-4462, 9 May 2002.<br /> truyền và nhậận để tiến hànnh đánh giá. Kết<br /> K quả so sánhh cho [5] J. Östh, M. Karllsson, A. Serban and S. Gong, "M M-QAM Six-Portt<br /> thấy trong 61525<br /> 6 ký tự truyền<br /> t đi chuuỗi nhận và chuỗi<br /> c Modulator Usinng Only Binaryy Baseband Datta, Electrical orr<br /> Optical," in IE EEE Transactionns on Microwaave Theory andd<br /> truyền có saii khác 8 ký tự (0.013%). Techniques, vol. 61, no. 6, pp. 2506-2513, June 20 013.<br /> Kết quả cho thấy mô hình của nhóóm tác giả đãã đáp [6] X. Du and J. Zhhang, "DDS phasse-locked swept source s and studyy<br /> ứng được nhhu cầu thiết kế k cơ bản về giải<br /> g mã tín hiiệu 4- design," Proceeedings of 20111 International Conference onn<br /> Computer Sciennce and Networkk Technology, Harbin, H 2011, pp..<br /> QAM. Hiện tại sai số củủa mô hình còòn khá lớn doo các 146-149.<br /> nhiễu đến từừ môi trường ngoài can thiiệp vào đườngg dẫn [7] H. E. Zorlu, M. Çeven,<br /> Ç S. Taşdökken and H. Özer, "Implementationn<br /> dữ liệu của mô hình thử nghiệm. Nhóóm tác giả dự ự kiến of PSK and QA AM demodulatorrs on FPGA," 2012 20th Signall<br /> Processing and Communications<br /> C s Applications Conference (SIU),,<br /> tiếp tục nângg cấp, hoàn thhiện mô hình để có thể áp dụng Mugla, 2012, pp. 1-4.<br /> thử nghiệm trên<br /> t miền truyyền dẫn quangg nhằm đưa ra đánh [8] B. Bornoosh, A. Nabavi, M. E. Nick and A. Haghbin, "A New w<br /> giá toàn diệnn và chính xácc hơn về khả năng<br /> n hoạt độnng của Architecture for Reducing Phase N Noise of Digital Carrier<br /> C Recoveryy<br /> mô hình. Algorithms in High-Order QA AM Demodulatorrs," 2007 IEEE E<br /> International Conference onn Signal Processing<br /> P andd<br /> Communicationss, Dubai, 2007, ppp. 668-671.<br /> [9] https://www.hw--group.com/softw ware/hercules-setuup-utility<br /> [10] https://www.blinndtextgenerator.coom/lorem-ipsum<br /> [11] https://www.diffc<br /> fchecker.com/<br /> [12] Changxing Lin, Beibei Shao andd Jian Zhang, "A A high data ratee<br /> parallel demoduulator suited to FPGA implem mentation," 20100<br /> International Syymposium on Inntelligent Signal Processing andd<br /> Communication Systems, Chengddu, 2010, pp. 1-4..<br /> <br /> <br /> <br /> <br /> Hình 9: Kết quả so sánnh giữa file truyyền và file nhậnn<br /> <br /> IV. KẾT LU<br /> UẬN<br /> Dựa trên kết quả thiết kế và thử ngghiệm cho thấấy mô<br /> hình nhóm tác<br /> t giả đã đề xuất đã đáp ứng được cácc yêu<br /> cầu về giải mã<br /> m dữ liệu 4-QAM trên nềền tảng FPGA A. Mô<br /> hình có kiếnn trúc tương đơn giản, tốc độ<br /> đ đáp ứng vềề tính<br /> toán nhanh. Độ chính xácc thử nghiệm hiện tại còn tương<br /> t<br /> đối thấp so với<br /> v một số mô m hình khác[7][12]. Tuy nhiên,<br /> n<br /> nhóm tác giả không sử dụngd hoàn tooàn các kết quả<br /> q đi<br /> trước do nhóóm muốn chủủ động xây dựng d mô hìnhh nền<br /> tảng để phát triển theo hướ<br /> ớng ứng dụngg kiến trúc CN<br /> NN và<br /> RNN để xâyy dựng các môô hình về giảii mã dữ liệu QAM<br /> Q<br /> sử dụng cônng cụ học máy ở giai đoạn nghiên cứ ứu kế<br /> tiếp[3].<br /> <br /> <br /> LỜI CẢM ƠN<br /> Ơ<br /> Nghiên cứu này được tài trợ bởi Họọc Viện Công nghệ<br /> Bưu chính Viễn<br /> V thông (PT<br /> TIT), cơ sở Hà<br /> H Nội trong đề<br /> đ tài<br /> mã số 01-20119-HV-KTĐT T1.<br /> <br /> <br /> <br /> SỐ 03&04 (CS.01) 2019 TẠP CHÍ KHOA HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG 45<br />  Lương Công Duẩn, Vũ Anh Đào<br /> <br /> 4-QAM DEMODULATIONFOR OPTICAL SIGNAL<br /> TRANSMISSION APPLICATION<br /> <br /> Abstract -Quadrature Amplitude Modulation (QAM) is used<br /> in both analog and digital communication. FPGA chips are<br /> Field-upgradable, reliable in designing and implementation.<br /> FPGA has been playing a significant role in mobile<br /> communication. This paper proposes a 4-QAM demodulation<br /> model based on FPGA technology. The model reads ADC<br /> signal, calculator based on 4-QAM standard, and export to<br /> digital signals.<br /> <br /> Keywords — QAM, OFDM, DDS, FPGA.<br /> <br /> Lương Công Duẩn tốt nghiệp Thạc Sỹ<br /> ngành Kỹ thuật Viễn thông tại Học viện<br /> Công nghệ Bưu chính Viễn thông năm<br /> 2018. Hiện đang là giảng viên tại khoa Kỹ<br /> thuật Điện tử I, Học viện Công nghệ Bưu<br /> chính Viễn thông.<br /> <br /> <br /> <br /> Vũ Anh Đào tốt nghiệpThạc Sỹ ngành Kỹ<br /> thuật đo lường và điều khiển tự động tại<br /> Đại học Bách khoa Hà Nội năm 2002.<br /> Hiện đang là nghiên cứu sinh tại đại học<br /> Bách khoa từ năm 2017 và là giảng viên<br /> tại khoa Kỹ thuật Điện tử I, Học viện Công nghệ Bưu<br /> chính Viễn thông.<br /> <br /> <br /> <br /> <br /> SỐ 03&04 (CS.01) 2019 TẠP CHÍ KHOA HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG 46<br />