Giải pháp xử lý tín hiệu cho bộ cảm nhận phổ dải rộng trong hệ thống thông tin vô tuyến nhận thức: Luận án Tiến sĩ Kỹ thuật

VIỆN KHOA HỌC VÀ CÔNG NGHỆ QUÂN SỰ

-------------------------------------

BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ QUỐC PHÒNG

VŨ LÊ HÀ

GIẢI PHÁP XỬ LÝ TÍN HIỆU

CHO BỘ CẢM NHẬN PHỔ DẢI RỘNG

TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

LUẬN ÁN TIẾN SĨ KỸ THUẬT

HÀ NỘI – NĂM 2015

nmqwertyuiopasdfghjklzxcvbnmqwe

BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ QUỐC PHÒNG

VIỆN KHOA HỌC VÀ CÔNG NGHỆ QUÂN SỰ

-------------------------------------

VŨ LÊ HÀ

GIẢI PHÁP XỬ LÝ TÍN HIỆU

CHO BỘ CẢM NHẬN PHỔ DẢI RỘNG

TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

Chuyên ngành: Kỹ thuật Điện tử

Mã số: 62 52 02 03

LUẬN ÁN TIẾN SĨ KỸ THUẬT

NGƯỜI HƯỚNG DẪN KHOA HỌC:

1.PGS.TS. BẠCH NHẬT HỒNG

2.TS. PHẠM THANH HÙNG

HÀ NỘI – NĂM 2015

LỜI CAM ĐOAN

Tôi xin cam đoan đây là công trình nghiên cứu của riêng tôi, các số liệu,

kết quả nêu trong luận án là trung thực và chưa từng được ai công bố trong

bất kỳ công trình nào khác.

Hà Nội, ngày tháng năm 2015

TÁC GIẢ

Vũ Lê Hà

LỜI CẢM ƠN

Lời đầu tiên, tôi xin chân thành cảm ơn PGS.TS Bạch Nhật Hồng, TS.

Phạm Thanh Hùng, những người thầy trực tiếp hướng dẫn tôi hoàn thành luận

án.

Xin chân thành cảm ơn các đồng nghiệp tại Viện Điện tử, đặc biệt các

cán bộ nghiên cứu tại Phòng Thiết kế vi mạch chuyên dụng/Viện Điện tử đã

đóng góp ý kiến và trợ giúp tôi rất nhiều trong quá trình thực hiện luận án.

Tôi xin chân thành cám ơn các Thủ trưởng Viện KH-CN Quân sự, các

đồng nghiệp trong Viện KH-CN Quân sự, người thân trong gia đình, vợ và

các con tôi, những người luôn quan tâm tới tiến độ thực hiện luận án của tôi,

tạo cho tôi một động lực rất lớn để có thể hoàn thành công trình này.

Xin chân thành cảm ơn.

TÁC GIẢ LUẬN ÁN

Vũ Lê Hà

iii

MỤC LỤC

LỜI CAM ĐOAN .................................................................................................... i LỜI CẢM ƠN ......................................................................................................... ii MỤC LỤC .............................................................................................................. iii DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT ................................ vi DANH MỤC CÁC BẢNG, BIỂU ..................................................................... xii DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ ........................................................ xiii MỞ ĐẦU .................................................................................................................. 1

1.1.1 Kiến trúc SDR lý tưởng ................................................................................... 9

1.1.2 Kiến trúc SDR thực tế .................................................................................... 10

1.2 Cảm nhận phổ trong vô tuyến nhận thức .............................................................. 11

1.2.1 Cảm nhận phổ cho truy cập phổ tần động ..................................................... 11

1.2.2 Cảm nhận phổ đa chiều .................................................................................. 14

1.2.3 Nền tảng phần cứng thực thi CR .................................................................... 15

1.2.4 Bài toán PU ẩn ............................................................................................... 15

1.2.5

Thời gian và tần suất cảm nhận ..................................................................... 16

1.3 Các thuật toán cảm nhận phổ đơn sensor .............................................................. 17

1.3.1 Bộ lọc phối hợp .............................................................................................. 19

1.3.2

Phát hiện dừng vòng ...................................................................................... 19

1.3.3

Phát hiện năng lượng ..................................................................................... 21

1.3.4

Phát hiện năng lượng với nhiều mức phân giải tần số ................................... 23

1.4 Bộ tổ hợp tần số trong SDR .................................................................................. 27

1.4.1 Bộ tổ hợp tần số tương tự trực tiếp ................................................................ 27

1.4.2 Bộ tổ hợp tần số số trực tiếp .......................................................................... 27

1.4.3 Bộ tổ hợp tần số theo nguyên lý vòng khóa pha ............................................ 28

1.4.4 Bộ tổ hợp tần số lai DDS+PLL ...................................................................... 30

CHƯƠNG 1: TỔNG QUAN VỀ CẢM NHẬN PHỔ TRONG VÔ TUYẾN ĐỊNH DẠNG MỀM VÀ VÔ TUYẾN NHẬN THỨC .................................... 7 1.1 Vô tuyến định dạng mềm và vô tuyến nhận thức .................................................... 7

So sánh các bộ THTS và chọn lựa mô hình nghiên cứu ................................ 30

1.4.5

1.4.6 Các kỹ thuật tăng tốc độ khóa ........................................................................ 31

1.4.7 Bộ tổ hợp tần số tái cấu hình để tiết kiệm năng lượng .................................. 35

1.5 Kết luận chương 1 ................................................................................................. 37

2.1.1

Tiêu chuẩn Bayes ........................................................................................... 40

2.1.2

Tiêu chuẩn minimax ...................................................................................... 42

2.1.3

Tiêu chuẩn Neyman-Pearson ......................................................................... 43

2.2 Đánh giá hiệu năng phát hiện năng lượng tín hiệu vô tuyến ................................. 44

2.3 Giải pháp cảm nhận phổ dải rộng bằng mô hình vô tuyến kép ............................. 51 2.3.1 Ước lượng tham số trạng thái kênh và tính giá trị Navg .................................. 57 2.3.2 Ước lượng tham số bằng khối cảm nhận toàn dải tần.................................... 61

2.3.3

Thuật toán điều chỉnh tốc độ lấy mẫu để phát hiện pilot ............................... 64

2.3.4 Bộ cảm nhận đơn kênh .................................................................................. 66

2.4 Xây dựng mô hình bộ cảm nhận phổ trên nền FPGA ........................................... 70

2.4.1 Mô hình cảm nhận phổ dải rộng .................................................................... 70

2.4.2 Bộ DDS tạo tần số lấy mẫu tín hiệu pilot ...................................................... 72

2.5 Mô phỏng đánh giá hoạt động của bộ WSB ......................................................... 74

2.5.1 Đánh giá kênh sử dụng bộ cảm nhận toàn dải ............................................... 74

2.5.2 Điều chỉnh tốc độ lấy mẫu để phát hiện tín hiệu pilot ................................... 81

2.5.3 Cảm nhận phổ bằng bộ cảm nhận đơn kênh .................................................. 84

2.6 Kết luận chương 2 ................................................................................................. 87

2 CHƯƠNG 2. GIẢI PHÁP CẢM NHẬN PHỔ DẢI RỘNG CHO HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC .................................... 39 2.1 Lý thuyết quyết định và các tiêu chuẩn đánh giá .................................................. 39

3.2 Bộ THTS PLL kinh điển và các tham số thiết kế ................................................. 90

3.2.1

Thời gian khóa và các dải làm việc của bộ PLL bậc ba ................................ 90

3.2.2 Các vấn đề khi thiết kế bộ PLL ...................................................................... 97

3.3 Đề xuất giải pháp tái cấu hình cho mô hình bộ tổ hợp tần số ............................... 98

3 CHƯƠNG 3. GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN SỐ TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC ..... 89 3.1 Giới thiệu............................................................................................................... 89

3.3.1 Bộ PLL trong tổ hợp tần số có thể tái cấu hình ............................................. 98

3.3.2 Bộ DDS trong tổ hợp tần số có thể tái cấu hình .......................................... 109

3.4 Mô phỏng đánh giá mô hình bộ PLL bằng công nghệ CMOS ............................ 112

3.4.1 Khái quát về công nghệ CMOS ................................................................... 112

3.4.2 Bộ PLL thiết kế bằng công nghệ CMOS ..................................................... 113

3.5 Kết quả mô phỏng ............................................................................................... 115

3.5.1

Tính toán tham số lý thuyết với bộ PLL được thiết kế ................................ 115

3.5.2 Sự phụ thuộc thời gian và độ ổn định vào hệ số tắt dần .............................. 120 3.5.3 Mô phỏng đánh giá thời gian khóa khi ICP thay đổi .................................... 123 3.6 Áp dụng giải pháp cho chip PLL thực tế ............................................................ 128

3.7 Kết luận chương 3 ............................................................................................... 129 KẾT LUẬN ........................................................................................................ 131 TÀI LIỆU THAM KHẢO ............................................................................... 134

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT

Ngưỡng so sánh

cλ

Ngưỡng so sánh tín hiệu trong kênh

pcλ

Ngưỡng so sánh tín hiệu pilot

Hệ số lỗi tần số đầu vào của bộ PLL

2( )tε

Hệ số lỗi tần số chuẩn hóa của bộ PLL bậc 2

3( )tε

Hệ số lỗi tần số chuẩn hóa của bộ PLL bậc 3

mφ

Độ dự trữ pha của bộ PLL

Độ lệch tần số pilot so với bin tần số lân cận đầu ra bộ DFT

( )tθ

Độ lệch pha đầu vào bộ PLL theo thời gian

( )sθ

Độ lệch pha đầu vào bộ PLL theo tần số

e tθ ( )

Lỗi pha chuẩn hóa của bộ PFD

Hệ số tắt dần của bộ PLL

nω

Tần số tự nhiên của bộ PLL

cω

Tần số cắt của bộ PLL

* sf∆

Bước tần điều chỉnh tần số lấy mẫu

Hω∆

Dải giữ của bộ PLL

Lω∆

Dải khóa của bộ PLL

Pω∆

Dải kéo vào của bộ PLL

P Oω∆

Dải kéo ra của bộ PLL

Tụ điện xác định điểm zero của bộ lọc vòng Cz

Tụ điện xác định điểm cực của bộ lọc vòng CP

t dt ( )

= ∫

Năng lượng của tín hiệu Es

Tần số sóng mang fc

vii

Tần số lấy mẫu

fs * Tần số lấy mẫu được điều chỉnh cho phát hiện pilot fs

s )

(

o u t

Tần số đầu ra bộ PLL

error

Lỗi tần số đầu vào bộ PLL

Tần số tham chiếu đầu vào bộ PLL fref

Tần số đầu ra VCO fVCO_out

Giả thiết không có tín hiệu trong kênh quan sát H0

Giả thiết tín hiệu tồn tại trong kênh quan sát H1

(

)

c lH

Hàm truyền vòng kín bộ PLL

clH

s 2 ( )

Hàm truyền vòng kín bộ PLL bậc 2

clH

s 3 ( )

Hàm truyền vòng kín bộ PLL bậc 3

s ( )

V cH

Hàm truyền bộ VCO trong mạch PLL

eH s ( )

Hàm truyền pha đầu vào bộ PFD

CPI

Dòng điện đầu ra của bộ bơm điện tích

I _CP adap

Dòng điện đầu ra của bộ bơm điện tích của bộ PLL thích nghi

_CP fast

Dòng điện đầu ra của bộ bơm điện tích trong chế độ tăng tốc

I _CP norm

Dòng điện đầu ra của bộ bơm điện tích trong chế độ khóa tần số

vcoK

Hệ số khuếch đại bộ VCO

PDK

Hệ số khuếch đại của bộ phát hiện pha-tần số

k Chỉ số của thành phần tần số fk

n(t): Tạp âm Gauss cộng trắng có giá trị trung bình bằng zero

oar

Số mẫu đầu vào cho bộ FFT độ phân giải thô

Số mẫu đầu vào cho bộ FFT độ phân giải tinh Nfine

Giá trị mẫu trung bình tối đa để phát hiện tín hiệu Navg_max

NFFT Số mẫu đầu vào cho bộ FFT

viii

Số mẫu tính trung bình để phát hiện tín hiệu Navg

Hệ số chia của bộ chia phản hồi trong PLL N

Xác suất phát hiện Pd

Xác suất cảnh báo lầm Pfa

Pm=1-Pd Xác suất trượt

Công suất tiêu thụ tối đa được phép của bộ PLL PPLLmax

Công suất tiêu thụ tổng cộng của mạch PLL PPLL

Điện trở xác định điểm zero của bộ lọc vòng Rz

Điện trở xác định điểm zero của bộ lọc vòng khi tăng tốc Rz_fast

Điện trở xác định điểm zero bộ lọc vòng khi giữ ổn định tần số Rz_norm

Tín hiệu s(t)

F F T c

oar

−

Thời gian tính toán cho bộ biến đổi FFT thô

D D S P L L +

Thời gian thiết lập tần số của tổ hợp tần số

Thời gian thực thi FFT độ phân giải cao Tfft_fine

compT

Thời gian so sánh mức năng lượng tại mỗi kênh với ngưỡng

Thời gian khóa bộ PLL TPLL_lock

Thời gian điều hưởng của bộ PLL TPLL_tune

TPLL_tune_opt Thời gian điều hưởng tối ưu của bộ PLL

TPLL_pull-in Thời gian kéo vào của bộ PLL

TPLL_pull-adap Thời gian kéo vào của bộ PLL thích nghi

Thời gian chuyển chế đô hoạt động bộ PLL TSW

1cV

Điện áp điều khiển ổn định bộ VCO

Điện áp nguồn cung cấp VDD

Mẫu tín hiệu miền thời gian x(n)

.W f n

Thành phần phổ tín hiệu sau biến đổi FFT

Hệ số pha tính toán biến đổi DFT

ADC Bộ biến đổi tương tự - số (Analog Digital Converter)

AGC Điều khiển độ lợi tự động (Automatic Gain Control)

AM Điều chế biên độ (Amplitude Modulation)

ASIC Mạch tích hợp chuyên dụng (Application Specific Integrated Circuit)

ASN Số mẫu trung bình (Average Sample Number)

BPF Lọc dải thông (Band Pass Filter)

CDMA Đa truy cập phân chia theo mã (Code Division Multiple Access)

CE Bộ máy nhận thức (Cognitive Engine)

CIC Bộ lọc răng lược tích phân tầng (Cascade Intergrated-Comb)

CMOS Bán dẫn oxit kim loại bù (Complementary Metal Oxide Semiconductor)

CP Bơm điện tích (Charge Pump)

CR Vô tuyến nhận thức (Cognitive Radio)

CRN Mạng vô tuyến nhận thức (Cognitive Radio Network)

CSDL Cơ sở dữ liệu

CSI Thông tin trạng thái kênh (Channel State Infomation)

DAC Bộ biến đổi số- tương tự (Digital Analog Converter)

DDC Bộ biến đổi số tuyến xuống (Digital Down Converter)

DDS Bộ tổ hợp tần số số trực tiếp (Direct Digital Synthersizer)

DFH Nhảy tần động (Dynamic Frequency Hoping)

DSP Xử lý tín hiệu số (Digital Signal Processing)

DSSS Trải phổ chuỗi trực tiếp (Direct sequence Spread Spectrum)

DUC Bộ biến đổi số tuyến lên (Digital Up Converter)

FBSB Bộ cảm nhận toàn dải tần (Full Band Sensing Block)

FFT Biến đổi Fourier nhanh (Fast Fourier Transform)

FHSS Trải phổ nhảy tần (Frequency Hopping Spread Spectrum)

FPGA Mảng cổng khả trình trường (Field Programable Gate Array)

FSS Kích thước mẫu cố định (Fixed Sample Size)

Trung tần (Intermediate Frequency) IF

Thành phần thực của tín hiệu phức (In-phase, Inphase) I

ISE Môi trường phần mềm tích họp (Integrated Software Environment)

JTRS Hệ thống vô tuyến liên kết chiến thuật (Joint Tactical Radio System)

LF Bộ lọc vòng (Loop Filter)

LNA Bộ khuếch đại tạp âm thấp (Low noise Amplifier)

LLR Tỉ số hợp lý logarith (Log Likelihood Ratio)

MSPS Triệu mẫu trong 1 giây (Megasample per second)

NCO Bộ dao động nội (Numerical Control Oscillator)

PA Bộ khuếch đại công suất (Power Amplifier)

PLL Vòng khóa pha (Phase-Locked Loop)

PFD Bộ phát hiện Pha-Tần số (Phase-Frequency Detector)

PSD Mật độ phổ công suất (Power Spectral Density)

PU Người dùng đầu tiên (Primary User)

Q Thành phần ảo của tín hiệu phức (Quadrature)

RAM Bộ nhớ truy cập ngẫu nhiên (Random Access Memory)

RDR Vô tuyến số có thể cấu hình (Reconfigurable Digital Radio)

RF Tần số vô tuyến (Radio Frequency)

RTOS Hệ điều hành thời gian thực (Real Time Operating System)

SCSB Bộ cảm nhận đơn kênh (Single Channel Sensing Block)

SDR Vô tuyến định dạng mềm (Software Defined Radio)

SNR Tỷ số tín/tạp (Signal to noice Rate)

SPRT Thử tỉ lệ xác suất nối tiếp (Sequential Probability Ratio Test)

STR Vô tuyến điều hưởng mềm (Software Tunable Radio)

STAR Vô tuyến tương tự điều hưởng mềm (Software Tunable Analog Radio)

STDC Bộ biến đổi tuyến xuống điều hưởng mềm (Software Tunable Down

Converter)

STUC Bộ biến đổi tuyến lên điều hưởng mềm (Software Tunable Up

Converter)

SU Người dùng thứ cấp (Secondary User)

SysGen Công cụ lập trình DSP của Xilinx (System Generator for DSP)

THTS Tổ hợp tần số

VCO Dao động điều khiển bằng điện áp (Voltage-Controlled Oscillator)

VGA Bộ khuếch đại hệ số biến đổi (Variable Gain Amplifier)

WSB Bộ cảm nhận phổ dải rộng (Wideband Sensing Block)

xii

DANH MỤC CÁC BẢNG, BIỂU Bảng 1-1. So sánh ưu nhược điểm các loại THTS khác nhau ........................ 31 Bảng 2-1. Thiết lập tần số lấy mẫu thực hiện thuật toán phát hiện pilot ........ 73 Bảng 2-2. Tần số và biên độ tín hiệu cho mô phỏng bộ cảm nhận băng rộng 75 Bảng 2-3. CSDL đánh giá 10 kênh cài đặt các mức SNR khác nhau ............. 78 Bảng 2-4. Tính NFFT phù hợp cho băng thông tín hiệu khác nhau .................. 80 Bảng 2-5. Đặt tần số khảo sát khả năng phát hiện pilot .................................. 82 Bảng 3-1. Tần số ra bộ PLL với hệ số N nguyên fref cố định ....................... 110 Bảng 3-2. Tham số MOSFET chuẩn hóa sử dụng trong mô phỏng [10]. ..... 113 Bảng 3-3. Thời gian kéo là hàm của dòng bơm điện tích ............................. 115

xiii

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ Hình 1.1. Sơ đồ khối chức năng của CR ........................................................... 8 Hình 1.2. Một kiến trúc SDR lý tưởng .............................................................. 9 Hình 1.3. Kiến trúc SDR thực tế điển hình ..................................................... 11 Hình 1.4. Chu kỳ CR ....................................................................................... 13 Hình 1.5. Kiến trúc bộ phát hiện băng trống ................................................... 18 Hình 1.6. Sơ đồ khối bộ phát hiện đặc trưng dừng vòng ................................ 20 Hình 1.7. Bộ tổ hợp tần số số trực tiếp ........................................................... 28 Hình 1.8. Cấu trúc cơ bản của bộ THTS theo nguyên lý PLL ........................ 29 Hình 1.9. Cấu trúc các khối điện tử tương tự có thể điều hưởng [52] ............ 36 Hình 2.3. Sơ đồ khối bộ đo vô tuyến .............................................................. 48 Hình 2.4. Sơ đồ khối bộ phát hiện năng lượng vùng tần số ............................ 49 Hình 2.5. Mô hình cảm nhận phổ băng rộng cho CR ..................................... 51 Hình 2.6. Mối liên hệ giữa Navg và SNR ứng với Pfa khác nhau ..................... 54 Hình 2.7. Navg để phát hiện tín hiệu với tham số thăng giáng tạp khác nhau.. 55 Hình 2.8. Phân tích phổ với độ dài NFFT khác nhau ........................................ 60 Hình 2.9. Sơ đồ khối bộ cảm nhận phổ toàn dải ............................................. 61 Hình 2.10. Lưu đồ thuật toán thực thi bộ cảm nhận phổ toàn dải .................. 62 Hình 2.11. Cảm nhận các kênh có mức SNR khác nhau ................................ 63 Hình 2.12. Vị trí tín hiệu pilot nằm lệch các khay tần số bộ FFT .................. 64 Hình 2.13. Sơ đồ khối tìm chính xác tần số pilot ............................................ 64 Hình 2.14. Thuật toán xác định chính xác vị trí tần số tín hiệu pilot ............. 65 Hình 2.15. Thuật toán hoạt động của bộ cảm nhận phổ đơn kênh ................. 67 Hình 2.16. Bộ cảm nhận phổ dải rộng ............................................................ 70 Hình 2.17. Khối phân tích phổ và biến đổi FFT ............................................. 71 Hình 2.18. Tần số đầu ra DDS làm tần số lấy mẫu phát hiện pilot ................ 74 Hình 2.19. Phát hiện tín hiệu với SNR = -11, -12, -13, -14 dB, Pfa=0,1......... 75

xiv

Hình 2.20. Phát hiện tín hiệu với SNR = -15, -16, -17, -18 dB, Pfa=0,1......... 76 Hình 2.21. Đánh giá tham số tạp âm và tín hiệu ............................................. 76 Hình 2.22. Đánh giá tạp âm và mức tín hiệu phát trong kênh ........................ 77 Hình 2.23. Cảm nhận kênh có băng thông khác nhau với các NFFT ............... 79 Hình 2.24. Cảm nhận phổ với NFFT : (a) 128; (b) 512; (c) 2.048; (d) 8.192 ... 81 Hình 2.25. Phổ tín hiệu của 5 thành phần tần số ............................................. 82 Hình 2.26. Điều chỉnh tần số lấy mẫu ............................................................. 83 Hình 2.27. Cường độ pilot khi nằm tại vị trí khác nhau trong bin tần số ....... 83 Hình 2.28. SCSB thay đổi Navg khi đánh giá các kênh có SNR khác nhau ... 84 Hình 2.29. So sánh đường ROC của các bộ phát hiện .................................... 85 Hình 2.30. So sánh thời gian và khả năng thực thi của các bộ phát hiện ....... 86 Hình 3.1. Mô hình bộ CP-PLL với tần số tham chiếu cố định ...................... 90 Hình 3.2. Mô hình ổn định bộ PLL bậc 2 với các hệ số tắt dần khác nhau .... 92 Hình 3.3. Mô hình ổn định bộ PLL bậc 3 với các hệ số tắt dần khác nhau .... 92 Hình 3.4. Mô hình ổn định bộ PLL bậc 3 với lỗi pha bằng 10-5 [47] ............. 93 Hình 3.5. Thời gian khóa PLL bậc 3 với độ dự trữ pha khác nhau [47] ......... 93 Hình 3.6. Lỗi pha chuẩn hóa bộ PFD của PLL bậc 2 và bậc 3 [47] ............... 96 Hình 3.7. Điện áp điều khiển VCO của PLL bậc 2 và bậc 3 [47] .................. 96 Hình 3.8. Mô hình bộ THTS đề xuất, cấu hình động DDS, FPD và LF ......... 99 Hình 3.9. Cấu trúc bộ CP-FPD và bộ LF ..................................................... 100 Hình 3.10. Đặc tuyến tổng quát TPLL_tune , PPLL , EPLL khi khóa nhanh ......... 106 Hình 3.11. Xác định điểm làm việc cho ba chế độ ....................................... 107 Hình 3.12. Thuật toán điều khiển cho bộ PLL .............................................. 108 Hình 3.13. Cấu hình lại bộ PLL về chế độ chuẩn tại 0,3 µs ......................... 109 Hình 3.14. Nhiễu nền tăng lên khi hệ số chia N tăng ................................... 111 Hình 3.15. Sơ đồ nguyên lý bộ PLL ............................................................. 114 Hình 3.16. Sơ đồ nguyên lý bộ PFD [10] ..................................................... 114

Hình 3.17. Sơ đồ nguyên lý bộ VCO [10] .................................................... 114 Hình 3.18. Thời gian kéo, khóa, điều hưởng khi dòng ICP thay đổi ............ 116 Hình 3.19. Công suất trung bình khi ICP thay đổi từ 10 µA đến 120 µA ...... 117 Hình 3.20. Đặc tuyến TPLL_tune , PPLL , EPLL cho mô hình với ∆f=50MHz ..... 118 Hình 3.21. Thời gian điều hưởng với các giá trị độ lệch tần khác nhau ....... 119 Hình 3.22. Năng lượng tiêu thụ trong thời gian điều hưởng ........................ 120 Hình 3.23. Phản ứng của PLL khi hệ số tắt dần ζ =0,1; 0,2 và 0,3 ............... 121 Hình 3.24. Phản ứng của PLL khi hệ số tắt dần ζ =0,4; 0,5 và 0,6 ............... 121 Hình 3.25. Phản ứng của PLL khi hệ số tắt dần ζ =0,7; 0,8 và 0,9 ............... 122 Hình 3.26. Phản ứng của PLL khi hệ số tắt dần ζ =2,8; 2,9; 3,0 .................. 122 Hình 3.27. Điều hưởng với dòng ICP bằng 2; 4; 6 (µA). ............................... 123 Hình 3.28. Điều hưởng với dòng ICP bằng 7; 8; 9 (µA). ............................... 123 Hình 3.29. Điều hưởng với dòng ICP bằng 16, 18, 20 (µA). ......................... 124 Hình 3.30. Điều hưởng với dòng ICP bằng 28, 30, 32 (µA). ......................... 124 Hình 3.31. Điều hưởng với dòng ICP bằng 60, 90, 120 (µA). ....................... 124 Hình 3.32. So sánh thời gian khóa lý thuyết và mô phỏng ........................... 125 Hình 3.33. Khi chuyển mạch quá trễ, thời gian khóa tổng cộng là 0,7µs ..... 126 Hình 3.34. Khi chuyển mạch quá sớm, thời gian khóa là 0,6µs ................... 126 Hình 3.35. Chuyển mạch đúng thời điểm, thời gian khóa là 0,35µs ............ 127 Hình 3.36. Nhiễu pha trong 3 trường hợp chuyển khóa ............................... 127 Hình 3.37. Bo mạch đánh giá chip PLL ADF4351....................................... 128 Hình 3.38. Các đường cong hoạt động của bộ PLL ADF4351 ..................... 129

MỞ ĐẦU

1. Tính cấp thiết

Các thiết bị thông tin liên lạc vô tuyến được xây dựng dựa vào các yếu

tố: Chức năng, Phần cứng vật lý và Tín hiệu. Kể từ khi Guglielmo Marconi

phát minh ra truyền dẫn vô tuyến, đối với các thiết bị thông tin liên lạc vô

tuyến, đã tồn tại ba hướng nghiên cứu và phát triển. Ba hướng này phát triển

và bổ sung cho nhau. Các thiết bị thông tin liên lạc đã phát triển về chức

năng, phần cứng, tiêu chuẩn thông tin liên lạc, khả năng liên kết và kết nối

các mạng, với các tiêu chuẩn khác nhau. Một trong những thành tựu nổi bật là

tiến trình chuyển từ phần cứng tương tự sang phần cứng số và sự ra đời của

các bộ vi xử lý có độ phức tạp và hiệu năng cao. Điều này dẫn đến sự phát

triển của các kiến trúc vô tuyến thiết lập chức năng bằng phần mềm, hay còn

gọi là vô tuyến định dạng mềm (SDR - Software Defined Radio).

Do nhu cầu sử dụng và yêu cầu về chất lượng dịch vụ đặt ra cho nhà

cung cấp dịch vụ ngày càng cao, đòi hỏi các thiết bị thông tin liên lạc cần phải

làm việc thông minh hơn. Điều này dẫn tới sự ra đời của công nghệ vô tuyến

nhận thức (Cognitive Radio - CR).

Về bản chất, CR hoạt động trong môi trường truyền dẫn vô tuyến. Tham

số quan trọng của CR là phổ tần số vô tuyến. Chức năng quan trọng của thiết

bị hay mạng CR điển hình là cảm nhận phổ (spectrum sensing). CR cần phải

phát hiện ra các lỗ trống phổ, độ ổn định hay tần suất sử dụng kênh truyền để

sử dụng tài nguyên phổ hiệu quả và tin cậy. Cảm nhận phổ được thực hiện

trên nền SDR, là nền tảng chính để thực thi CR. Hiện nay bài toán cảm nhận

phổ là một trong các bài toán quan trọng, đang được nhiều nhà khoa học quan

tâm giải quyết.

Một bài toán nữa đối với CR cũng đang được nhiều nhà khoa học quan

tâm, đó là bài toán cấu hình động, nhằm giải quyết vấn đề tiết kiệm năng

lượng trong CR.

Trong mô hình CR, nhất là đối với các máy thu CR dải rộng, thì khối bộ

tổ hợp tần số (THTS) có vai trò rất quan trọng. Khối này có nhiệm vụ tạo ra

tần số ngoại sai bất kỳ trong dải tần số làm việc, để điều hưởng máy thu tại

tần số cao tần. Vì vậy, thời gian điều hưởng của bộ THTS có ảnh hưởng lớn

đến thời gian cảm nhận toàn dải tần của bộ thu cảm nhận phổ, khi bộ thu cần

phải điều hưởng liên tục, nhằm quét được toàn bộ băng tần cần cảm nhận.

Để tiết kiệm năng lượng thì bài toán cấu hình động cho các khối chức

năng tương tự (analog) nói chung hay bộ THTS nói riêng trong cấu trúc của

CR cũng đang được nhiều nhà khoa học quan tâm.

Vì vậy, ở đây, luận án được chọn với tiêu đề là: “Giải pháp xử lý tín

hiệu cho bộ cảm nhận phổ dải rộng trong hệ thống thông tin vô tuyến nhận

thức”

2. Mục tiêu nghiên cứu

Mục tiêu của luận án là nghiên cứu một giải pháp xử lý tín hiệu cho bộ

cảm nhận phổ dải rộng trong hệ thống CR, xây dựng mô hình bộ cảm nhận

phổ, cung cấp một trong những tham số đầu vào quan trọng chứa thông tin về

phổ tần vô tuyến tới bộ máy nhận thức (Cognitive Engine - CE) của CR.

Luận án nghiên cứu tổng quan về cấu trúc SDR trong ngữ cảnh CR, các

yêu cầu đặt ra đối với SDR; nghiên cứu các thuật toán, mô hình cảm nhận phổ

ở phần xử lý tín hiệu số và mô hình tái điều hưởng các khối chức năng ở phần

xử lý tín hiệu tương tự trong CR.

Luận án đề xuất giải pháp xử lý tín hiệu số và xử lý tín hiệu tương tự cho

CR thông qua mô hình mức vật lý của bộ cảm nhận phổ dải rộng ở khối điện

tử số tái cấu hình và khối điện tử tương tự tái điều hưởng, với mục tiêu cải

thiện thời gian cảm nhận phổ và mức tiêu thụ năng lượng nguồn cung cấp của

hệ thống theo các chế độ hoạt động khác nhau.

3. Đối tượng và phạm vi nghiên cứu

Đối tượng và phạm vi nghiên cứu của luận án tập trung vào: Mô hình hệ

thống CR, bài toán cảm nhận phổ trong CR; Chức năng, thành phần, đặc

trưng cơ bản của SDR trong CR; Xử lý tín hiệu số trong các hệ thống SDR;

Bộ THTS trong CR, tốc độ điều hưởng của bộ THTS và bài toán tiết kiệm

năng lượng tiêu thụ trong CR.

4. Cơ sở khoa học và thực tiễn của đề tài nghiên cứu

Luận án được xây dựng trên cơ sở lý thuyết thông tin vô tuyến điện, xử

lý tín hiệu số, xử lý tín hiệu tương tự. Nội dung khoa học được xây dựng dựa

vào các tài liệu tham khảo mới nhất về lĩnh vực nghiên cứu được công bố trên

thế giới.

5. Phương pháp nghiên cứu

Dựa vào các tài liệu về hệ thống CR, SDR, luận án nghiên cứu bài

toán cảm nhận phổ một sensor và giải pháp tái cấu hình cho bộ THTS trong

hệ thống CR. Tìm hiểu các thành tựu đã đạt được về mặt công nghệ trên thế

giới và trong nước, từ đó xác định những vấn đề còn tồn tại.

Luận án đề xuất các giải pháp xử lý tín hiệu ở cả phần điện tử số và

phần điện tử tương tự cho mô hình hệ thống CR. Đối với phần điện tử số,

giải pháp xử lý tín hiệu số được mô phỏng và thực thi trên nền FPGA. Đối

với phần điện tử tương tự, giải pháp tái cấu hình bộ THTS được mô phỏng

và thực thi bộ PLL thiết kế bằng công nghệ CMOS sử dụng phần mềm thiết

kế IC chuyên nghiệp. Đồng thời giải pháp tái cấu hinh bộ PLL cũng được

thực thi trên một chip PLL thương mại để kiểm nghiệm kết quả tính toán lý

thuyết.

6. Ý nghĩa khoa học và thực tiễn của luận án

Luận án có ý nghĩa khoa học vì đóng góp cho lĩnh vực nghiên cứu cơ

bản các hệ thống thông tin liên lạc thế hệ mới, tạo tiền đề cho các nghiên cứu

chuyên sâu khác trong lĩnh vực này.

Ý nghĩa thực tiễn của luận án thể hiện ở nhiệm vụ nghiên cứu đặt ra là

hướng tới tính khả thi nhằm thiết kế chế tạo ở điều kiện trình độ công nghệ

trong nước. Kết quả của luận án sẽ có ý nghĩa thực tiễn tốt đóng góp cho lĩnh

vực nghiên cứu thiết kế chế tạo và ứng dụng các hệ thống thông tin liên lạc

tiên tiến nhằm phục vụ cho quốc phòng và dân sinh.

7. Nội dung của luận án

Nội dung luận án được chia thành 3 chương:

Chương 1: Tổng quan về cảm nhận phổ

trong vô tuyến định dạng mềm và vô tuyến nhận thức

Chương này trình bày tổng quan về công nghệ SDR và CR, đi sâu vào

chức năng cảm nhận phổ trong CR. Các thuật toán cảm nhận phổ được trình

bày, trong đó thuật toán cảm nhận phổ sử dụng bộ phát hiện năng lượng

(energy detector) và các thuật toán dẫn xuất của nó được nghiên cứu sâu.

Trong các tham số để đánh giá hiệu năng hoạt động của một bộ cảm nhận

phổ, tham số về tốc độ cảm nhận là một tham số quan trọng và việc cải thiện

tham số này là mục tiêu nghiên cứu của luận án, được giải quyết bằng giải

pháp cảm nhận phổ dải rộng thông qua mô hình bộ thu vô tuyến kép thực hiện

chức năng cảm nhận phổ. Giải pháp được đề xuất trong chương 2.

Trong mô hình bộ thu vô tuyến dải rộng thực hiện chức năng cảm nhận

phổ, bộ tổ hợp tần số (THTS) là một khối chức năng thiết yếu, tham gia trực

tiếp vào hoạt động của hệ thống. Các tham số quan trọng đánh giá hiệu năng

hoạt động của bộ THTS là thời gian điều hưởng tần số và khả năng quản lý

năng lượng tiêu thụ nguồn cung cấp. Vấn đề cải thiện tốc độ điều hưởng của

bộ THTS với một ràng buộc về công suất tiêu thụ là mục tiêu nghiên cứu thứ

hai của luận án. Vì vậy trong chương 1, các nghiên cứu tổng quan về bộ

THTS được trình bày, qua đó đặt ra mục tiêu nghiên cứu và đề xuất giải pháp

tái cấu hình cho bộ THTS cho hệ thống CR trong chương 3.

Chương 2: Giải pháp cảm nhận phổ dải rộng

cho hệ thống thông tin vô tuyến nhận thức

Trong chương này, giải pháp cảm nhận phổ dải rộng được đề xuất thông

qua mô hình bộ cảm nhận phổ SDR dải rộng trên nền tảng FPGA có thể tái

cấu hình sử dụng thuật toán phát hiện năng lượng, với mục tiêu tăng tốc độ

cảm nhận mà vẫn đảm bảo được xác suất phát hiện.

Mô hình SDR là một cấu trúc SDR điển hình bao gồm khối điện tử số và

khối điện tử tương tự. Nội dung chương 2 đi sâu giải quyết vấn đề xử lý tín

hiệu số bằng mô hình khối điện tử số có cấu trúc vô tuyến kép, gồm một bộ

phát hiện năng lượng toàn dải tần và một bộ thu cảm nhận đơn kênh.

Chương 3: Giải pháp tái cấu hình cho bộ tổ hợp tần số trong

hệ thống thông tin vô tuyến nhận thức

Trong mô hình bộ thu cảm nhận phổ được đề xuất trong nội dung của

Chương 2, ở khối điện tử tương tự, bộ THTS tham gia trực tiếp vào hoạt động

của hệ thống, và thời gian điều hưởng của nó ảnh hưởng trực tiếp đến thời

gian cảm nhận chung. Bên cạnh đó, một CR cần có khả năng hoạt động ở các

chế độ khác nhau để tối ưu thời gian cảm nhận hoặc năng lượng tiêu thụ

nguồn tùy theo ngữ cảnh.

Chương này đề xuất giải pháp tái cấu hình cho bộ THTS trong bộ cảm

nhận phổ. Trong chương này, cấu trúc và cơ chế hoạt động của bộ THTS

được phân tích chi tiết, đặc biệt ở các tham số độ ổn định, tốc độ khóa tần số

và công suất tiêu thụ. Trên cơ sở đó một mô hình bộ THTS kết hợp hai kỹ

thuật DDS và PLL được đề xuất cùng một thuật toán điều khiển bộ PLL, cho

phép bộ PLL hoạt động trong ba chế độ khác nhau. Bộ PLL được thiết kế và

mô phỏng bằng phần mềm thiết kế IC. Đồng thời, giải pháp tái cấu hình bộ

THTS được áp dụng cho chip PLL thương mại ADF4351 của hãng Analog

Devices.

1 CHƯƠNG 1: TỔNG QUAN VỀ CẢM NHẬN PHỔ TRONG VÔ

TUYẾN ĐỊNH DẠNG MỀM VÀ VÔ TUYẾN NHẬN THỨC

1.1 Vô tuyến định dạng mềm và vô tuyến nhận thức

Vô tuyến định dạng mềm (Software Defined Radio - SDR) là một hệ

thống hoặc thiết bị thông tin liên lạc vô tuyến với các khối chức năng cơ bản

được thực thi bằng phần mềm trên một nền tảng phần cứng cố định. Vô tuyến

nhận thức (Cognitive Radio) được coi như thế hệ phát triển tiếp theo của các

hệ thống thông tin liên lạc vô tuyến trên nền tảng SDR.

Một trong những đặc điểm chính của CR là khả năng thích nghi với môi

trường xung quanh, nơi mà các tham số vô tuyến (bao gồm tần số, công suất

tiêu thụ, phương thức điều chế, băng thông,…) có thể thay đổi phụ thuộc vào

môi trường, tình huống của người dùng, điều kiện mạng, vị trí địa lý,…SDR

có thể cung cấp các chức năng vô tuyến mềm dẻo bằng cách hạn chế tối đa

việc sử dụng các mạch điện và linh kiện tương tự (analog). Vì thế CR cần

phải được thiết kế trên nền tảng SDR. Một trong những định nghĩa phổ thông

nhất về CR là “... một hệ thống liên lạc thông minh có thể nhận thức được môi

trường của nó, và sử dụng phương pháp hiểu thông qua xây dựng để học về

môi trường và thích nghi với các tín hiệu đầu vào khác nhau với hai mục đích

chính: (1) Liên lạc tin cậy cao bất cứ khi nào, bất cứ ở đâu, và (2) sử dụng

hiệu quả phổ tần số vô tuyến” [80]. Mô hình đơn giản mô tả mối liên hệ giữa

CR và SDR như trong Hình 1.1. Trong mô hình này, CR bao bọc xung quanh

SDR. Ở đó, sự kết hợp giữa bộ máy nhận thức (Cognitive Engine - CE), SDR

và các khối chức năng hỗ trợ khác (ví dụ: cảm nhận môi trường) tạo nên CR.

CE có nhiệm vụ tối ưu hóa hoặc điều khiển SDR dựa trên các tham số đầu

vào như cảm nhận phổ, mức năng lượng tiêu thụ nguồn, các tham số học được

từ môi trường, ngữ cảnh của người dùng, hay trạng thái hiện tại của mạng…

Vô tuyến nhận thức (Cognitive Radio)

Các hàm chức năng

SDR

Bộ máy nhận thức (Cognitive Engine)

Cảm nhận nội tại và bên ngoài

Hình 1.1. Sơ đồ khối chức năng của CR

CE cần phải biết được tài nguyên (như nguồn cung cấp) và khả năng

phần cứng vô tuyến cũng như các tham số khác. Trên cơ sở đó CE cố gắng

đáp ứng các yêu cầu kết nối vô tuyến từ người sử dụng hay ứng dụng ở lớp

cao hơn trong hoàn cảnh các tài nguyên có thể được sử dụng tại thời điểm

hiện tại, chẳng hạn như phổ tần tại các kênh trống (không bị chiếm dụng bởi

nguồn phát khác). Một tham số quan trọng khác là công suất tiêu thụ tối đa

mà SDR được phép sử dụng. Trong nhiều trường hợp, ví dụ như dung lượng

nguồn pin gần cạn, SDR cần phải tắt một số chức năng, hoặc khối chức năng

không quan trọng, hoặc phải giảm tốc độ xung nhịp làm việc của hệ thống,

hoặc phải tái cấu hình các khối chức năng để tiết kiệm năng lượng tiêu thụ,

khi mà yêu cầu về sự tồn tại hoạt động của thiết bị (thời gian sống) cao hơn

yêu cầu về hiệu năng hoạt động.

So sánh với các thiết bị vô tuyến trên nền tảng phần cứng, là các thiết bị

chỉ có thể hoạt động với chức năng vô tuyến đơn giản hoặc rất hạn chế, thì

SDR được xây dựng bằng phần mềm xử lý tín hiệu số cùng với các thành

phần phần cứng RF tương tự (analog) có thể điều hưởng được bằng phần

mềm. Vì vậy SDR có khả năng làm việc được với rất nhiều băng tần, tần số

khác nhau với chế độ làm việc, dạng tín hiệu điều chế, khuôn dạng sóng khác

nhau. Và hơn nữa, chính từ sự mềm dẻo và khả năng tái cấu hình bằng phần

mềm, SDR có thể hỗ trợ các tiêu chuẩn mới trong tương lai.

Ở khía cạnh phổ tần, thiết bị cảm nhận có chức năng cảm nhận phổ, và

có thể được nhúng bên trong SDR hoặc kết nối với SDR từ bên ngoài. SDR

có thể có cấu trúc như một bộ phân tích phổ mini để cung cấp thông tin cho

CE. Phổ tần thu được sẽ được số hóa bởi bộ ADC và được xử lý bởi bộ DSP

phía sau.

1.1.1 Kiến trúc SDR lý tưởng

Một kiến trúc SDR lý tưởng được mô tả ở Hình 1.2, bao gồm 2 khối

chính: (1) Vô tuyến số có thể tái cấu hình (Reconfigurable Digital Radio -

RDR); (2) Vô tuyến tương tự có thể điều hưởng bằng phần mềm (Software

Tunable Analog Radio - STAR) kết hợp với bộ tổ hợp trở kháng nhúng [16],

[63]. Các chức năng chính của RDR là thực hiện các bộ tạo dạng sóng khác

nhau, các thuật toán xử lý tín hiệu, điều khiển các khối chức năng có thể tái

cấu hình khác,…

Hình 1.2. Một kiến trúc SDR lý tưởng

Các khối điện tử tương tự có thể điều hưởng bằng phần mềm là các khối

mà không thể thực hiện ở phần số (cho đến thời điểm công nghệ điện tử hiện

tại). Ví dụ như bộ lọc cao tần (Radio Frequency - RF), bộ khuếch đại công

suất (Power Amplifier - PA), bộ khuếch đại tạp âm thấp (Low Noise

Amplifier - LNA), hay bộ tổ hợp trở kháng được sử dụng để tối ưu hóa hiệu

năng của các hệ thống anten điều hưởng mềm tại một tần số bất kỳ theo yêu

cầu của CE.

Khối RDR giám sát và điều khiển hệ thống vô tuyến cấu hình mềm một

cách liên tục hoặc định kỳ phụ thuộc vào đặc tính kỹ thuật của hệ thống. Mối

liên hệ cơ bản giữa các khối chính của SDR như sau: CE gửi các tham số cấu

hình vô tuyến tới RDR để cấu hình lại toàn bộ khối vô tuyến theo các tham số

mới. Các tham số này có thể là kiểu dạng sóng cần phải được tạo ra (Ví dụ:

OFDM, CDMA, UWB), tần số (ví dụ: băng thông, tần số trung tâm), và các

tham số ràng buộc về mức công suất tiêu thụ,… Hơn nữa CE có thể yêu cầu

RDR thực hiện các phép đo hoặc tính toán các tham số từ môi trường. RDR tự

cấu hình nó cùng với các thành phần vô tuyến và các hệ thống anten điều

hưởng mềm. Để tối ưu hóa hiệu năng của hai khối này, RDR sử dụng thông

tin phản hồi từ STAR, sau đó nó điều chỉnh các tham số của STAR và các

khối anten qua các tín hiệu điều khiển tương ứng. Cuối cùng RDR xác thực

với CE các tham số cấu hình đã được thực hiện.

1.1.2 Kiến trúc SDR thực tế

Do các giới hạn về công nghệ, kiến trúc SDR lý tưởng sẽ trở nên rất đắt

đỏ. Tại thời điểm hiện tại, có khá nhiều các nền tảng SDR thực tế khác nhau

được đưa ra. Hình 1.3 là một ví dụ về kiến trúc SDR thực tế điển hình [69]. Ở

phần số, RDR có thể được thực hiện sử dụng một trong những công nghệ sẵn

có như DSP, FPGA, ASIC, các bộ vi xử lý đa năng, các bộ vi xử lý có thể tái

cấu hình như Pico Array [100], hay máy tính thích nghi (Adaptive Computing

Machine - ACM) [101].

Hình 1.3. Kiến trúc SDR thực tế điển hình

Ở phần tương tự, bao gồm các khối chức năng chưa thể thực hiện hoàn

toàn bằng mạch số như PA, LNA, lọc RF, THTS, chuyển mạch anten. Giao

diện giữa hai phần số và tương tự được thực hiện thông qua các bộ biến đổi số

- tương tự (Digital Analog Converter - DAC) ở tuyến phát, và bộ biến đổi

tương tự - số (Analog Digital Converter - ADC) ở tuyến thu. Do giới hạn về

tốc độ biến đổi của các khối này, bộ THTS được sử dụng để chuyển tần số tín

hiệu lên hoặc xuống thông qua các bộ biến đổi lên điều hưởng mềm (Software

Tunable Up Converter – STUC) và biến đổi xuống điều hưởng mềm

(Software Tunable Down Converter – STDC).

1.2 Cảm nhận phổ trong vô tuyến nhận thức 1.2.1 Cảm nhận phổ cho truy cập phổ tần động

Trong các hệ thống thông tin liên lạc dân sự, nhu cầu sử dụng phổ tần

đang tăng nhanh và cần một số phương thức tiếp cận mới trong bài toán sử

dụng tài nguyên phổ tần số một cách hiệu quả. Hiện tại, việc cấp phát sử dụng

băng tần từ nhà quản lý đến người sử dụng vẫn trong trạng thái tĩnh, và trên

thực tế, nhu cầu từ người sử dụng đang vượt quá băng thông tần số khả dụng.

Tuy nhiên các thống kê cho thấy phần lớn băng tần không được sử dụng hoặc

được sử dụng ở một mức độ rất hạn chế [76]. Tại Việt Nam, vấn đề khảo sát

tần suất sử dụng tài nguyên phổ tần số được công bố trong [91]. Nhóm nghiên

cứu thực hiện đo đạc và phân tích dải tần từ 20 MHz đến 3000 MHz tại thành

phố Hồ Chí Minh và tỉnh Long An, cho thấy trung bình, tần suất sử dụng phổ

trong toàn dải là 13,74% đối với thành phố Hồ Chí Minh, và 11,19% đối với

Long An. Băng tần được sử dụng thường xuyên nhất là băng tần truyền hình

tương tự trong dải tần từ 470 MHz đến 806 MHz, đạt tần suất sử dụng là

58%. Vì vậy, vấn đề làm sao để không lãng phí tài nguyên phổ tần đang là

vấn đề nóng hổi hiện nay được nhiều nhà khoa học trên thế giới quan tâm.

Phương pháp tiếp cận để vượt qua tình trạng cấp phát tần số tĩnh là sự

xuất hiện các hệ thống có khả năng chia sẻ tài nguyên phổ tần một cách linh

động. Những ví dụ điển hình của phương pháp này là các hệ thống xếp chồng,

ở đó khi tài nguyên phổ không được sử dụng bởi người dùng đã được cấp

phép (licensed user) hay còn gọi là người dùng sơ cấp (Primary User - PU), sẽ

được cung cấp cho người dùng không được cấp phép (unlicensed user), hay

còn gọi là người dùng thứ cấp (Secondary User - SU). Hiển nhiên một yêu

cầu đặt ra là: các trạm đầu cuối trong một hệ thống SU cần phải có khả năng

phát hiện được PU ngay lập tức khi PU hoạt động. Kiểu thiết bị đầu cuối vô

tuyến này chính là CR, là thiết bị vô tuyến có khả năng tự học, thích nghi và

thông minh, với khả năng cảm nhận môi trường vô tuyến và thích nghi với

điều kiện hiện tại, chẳng hạn như các tần số rỗi có thể được sử dụng và đặc

tính của kênh [20].

Nhiệm vụ phát hiện PU là một nhiệm vụ quan trọng của SU trong hệ

thống CR. Tuy nhiên đây là một nhiệm vụ rất khó khăn bởi SU phải vượt qua

những yêu cầu về độ chính xác và độ tin cậy của kết quả cảm nhận phổ trong

môi trường liên lạc không dây. SU có thể phải đối mặt với các vấn đề như

pha-đing đa đường hay tình trạng bị che khuất, những yếu tố có thể dẫn đến

việc không thể phát hiện ra sự tồn tại của các PU. Hậu quả là SU có thể trở

thành nguồn gây nhiễu đến sự hoạt động của PU. Điều này dẫn đến yêu cầu

đối với SU là phải có độ ổn định rất cao khi làm việc trong kênh thông tin mất

cân bằng mà vẫn có thể phát hiện ra những tín hiệu có công suất rất nhỏ.

Những yêu cầu này dẫn đến rất nhiều thách thức khó khăn cho khả năng hiện

thực hóa các mạng vô tuyến nhận thức (Cognitive Radio Network - CRN).

Bên cạnh những vấn đề cần vượt qua để tiến tới hiện thực hóa CR trong

các hệ thống thông tin liên lạc không dây ứng dụng trong dân sự, nhiều vấn đề

khó khăn khác nữa cũng cần phải giải quyết khi đưa mô hình CR vào các hệ

thống thông tin liên lạc chiến thuật trong quân sự, khi mà CR cần phải luôn

nhận thức một cách chính xác và nhanh chóng tình huống của mình trong một

môi trường tác chiến rất động, và dường như không có những thông tin được

cung cấp trước về tình trạng sử dụng phổ tần của các hệ thống thông tin vô

tuyến khác. Ở đó cũng không có sẵn một hạ tầng thông tin liên lạc mà CR có

thể sử dụng. Vì vậy CR cần phải tự khám phá và thích nghi với môi trường.

Những vấn đề chính cần giải quyết khi đưa CR vào ứng dụng trong quân sự là

[32], [5]: Khởi tạo; Mạng tự tổ chức (ad-hoc); Đồng bộ; Cảm nhận kênh; Bắt

tay; Mã hóa; Điều chế và đa truy nhập thích nghi.

Như vậy, bất kể CR được ứng dụng trong quân sự hay dân sự, cảm nhận

phổ là một thành phần quan trọng trong cấu trúc một CR điển hình. Mô hình

chu kỳ hoạt động của một CR được đề xuất lần đầu bởi Mitola [59] được rút

gọn như mô hình trong Hình 1.4 [23].

Hình 1.4. Chu kỳ CR

Trong chu kỳ hoạt động này, cảm nhận phổ là bước cung cấp thông tin

đến cho CE để thực hiện phân tích tình huống, trước khi đưa ra quyết định và

hành động. Các vấn đề nghiên cứu cho bài toán cảm nhận phổ được quan tâm

ở nhiều khía cạnh khác nhau như: cảm nhận phổ đa chiều; các yêu cầu về

phần cứng vật lý thực thi hệ thống; bài toán PU ẩn; thời gian và tần suất cảm

nhận phổ tối ưu,…

1.2.2 Cảm nhận phổ đa chiều

Khái niệm “Cơ hội sử dụng phổ” (spectrum opportunity), được định

nghĩa là “một băng tần trống mà người dùng đầu tiên không sử dụng ở một

thời điểm nào đó tại một vùng địa lý nào đó” [48]. Khái niệm mang tính

truyền thống này chỉ xác định không gian phổ như một không gian ba chiều:

tần số, thời gian và không gian. Tuy nhiên, còn có những chiều khác nữa cần

phải được xem xét cho khái niệm “Cơ hội sử dụng phổ” mới, ví dụ như chiều

mã trong thông tin trải phổ.

Một chiều không gian khác có thể kể tới là chiều “góc”. Với các công

nghệ về anten tiên tiến, cho phép nhiều thiết bị có thể hoạt động tại cùng một

không gian địa lý, trên cùng một băng tần, nhưng với các hướng phát xạ khác

nhau. Như vậy, việc đánh giá chính xác góc hoạt động của PU cũng sẽ mang

đến cơ hội sử dụng phổ cho SU ở cùng một vị trí địa lý. Để đánh giá hướng

tới của tín hiệu (Direction Of Arrival - DOA), [37] đề xuất một phương thức

có độ phức tạp tín toán thấp, dựa trên cơ sở phát hiện lượng sai pha của tín

hiệu thu được từ một mạng anten đa phần tử. Tín hiệu thu được số hóa và xử

lý bằng bộ SDR đơn kênh sử dụng nhiều khối PLL để đánh giá giá trị pha.

Như vậy, không gian vô tuyến nhiều chiều có thể được định nghĩa như

“một siêu không gian lý thuyết được sử dụng bởi các tín hiệu vô tuyến, với

các chiều vị trí địa lý, góc tới, tần số, thời gian và những chiều khác nữa”

[56],[22]. Siêu không gian này được định nghĩa bởi nhiều tác giả khác nhau

dưới các tên gọi là “không gian điện” (eletrospace), “siêu không gian truyền

dẫn”, “không gian phổ vô tuyến”, hoặc chỉ đơn giản là “không gian phổ”. Nó

được sử dụng để mô tả cách thức mà môi trường vô tuyến được chia sẻ giữa

nhiều hệ thống thông tin liên lạc PU và SU [22].

1.2.3 Nền tảng phần cứng thực thi CR

Đối với các vấn đề về phần cứng, cảm nhận phổ trong CR yêu cầu các

bộ biến đổi ADC có tốc độ lấy mẫu cao, độ phân giải và dải động lớn cùng

với các bộ xử lý tín hiệu tốc độ cao. Các kỹ thuật quan trọng cần phải được

tích hợp trong hệ thống như kỹ thuật đánh giá phương sai tạp âm trong máy

thu tối ưu, điều khiển công suất hay các kỹ thuật định vị kênh [13]. Trong

CRN, các thiết bị đầu cuối phải có khả năng xử lý tín hiệu trong một dải tần

rất rộng với tốc độ nhanh để tìm kiếm cơ hội hoạt động cho mình. Vì vậy các

thành phần phần cứng trong hệ thống cũng phải đáp ứng được yêu cầu này.

Cảm nhận phổ có thể được thực hiện thông qua hai kiến trúc khác nhau:

“vô tuyến đơn” và “vô tuyến kép” [88], [75]. Trong kiến trúc “vô tuyến đơn”,

cảm nhận phổ chỉ được thực thi trong một khoảng thời gian xác định. Ưu

điểm dễ thấy của kiến trúc này là sự đơn giản và giá thành thấp của toàn bộ hệ

thống. Trong kiến trúc “vô tuyến kép”, một thiết bị riêng giữ nhiệm vụ thu

phát, trong khi thiết bị thu thứ hai thực hiện nhiệm vụ cảm nhận phổ một cách

liên tục, cho phép đánh giá tài nguyên không gian phổ một cách chính xác

cũng như tận dụng tối đa cơ hội sử dụng phổ. Có rất nhiều các nền tảng phần

cứng và phần mềm cho hệ thống CR đã được công bố, trong đó có thể kể đến

GNU Radio [11], Universal Software Radio Peripheral (USRP) [24], Shared

Spectrum XG Radio [57], FPGA [81], [4],…

1.2.4 Bài toán PU ẩn

Bài toán PU ẩn xảy ra do rất nhiều nguyên nhân khác nhau như suy hao

tín hiệu, pha-đing đa đường, che khuất,… và kết quả là SU không phát hiện

được sự tồn tại của PU, dẫn đến gây nhiễu đến sự hoạt động của PU. Một

trong các giải pháp để vượt qua vấn đề này là áp dụng các cơ chế cảm nhận

hợp tác giữa các SU để cập nhật các thông tin đầy đủ về sự hiện diện của PU

[26], [27], [8].

1.2.5 Thời gian và tần suất cảm nhận

Thời gian và tần suất cảm nhận phổ là một tham số quan trọng. PU có

thể đòi hỏi quyền sử dụng băng tần bất cứ khi nào nó cần, và nhiệm vụ của

SU là phải nhanh chóng trao trả lại tài nguyên phổ cho PU. Để tránh gây

nhiễu tới PU, SU phải phát hiện sự hiện diện của PU nhanh nhất có thể và giải

phóng kênh đang chiếm dụng, điều này đặt ra bài toán cho SU với các tham

số về tốc độ và độ chính xác cảm nhận phổ PU [43]. Các tham số về thời gian

bao gồm thời gian phát hiện kênh, thời gian chuyển kênh,… cũng là các tham

số quan trọng ảnh hưởng trực tiếp đến hiệu năng hoạt động của SU [18].

Một kênh đang được sử dụng bởi SU thì sẽ không thể thực hiện cho thao

tác cảm nhận. Bởi vậy, SU sẽ phải tạm ngắt hoạt động phát của nó để thực

hiện cảm nhận [43]. Để vượt qua trở ngại này, một phương thức gọi là “Nhảy

tần động” được trình bày trong [34], trong đó SU sử dụng đồng thời nhiều

kênh, gồm kênh làm việc và kênh cảm nhận. SU sẽ thực hiện các thao tác phát

xạ và cảm nhận song song, và sẽ di chuyển qua lại giữa các kênh xác định.

Các yêu cầu về độ nhạy cao đối với CR tạo bởi những sự mất cân bằng

về kênh khác nhau và các vấn đề về việc phát hiện nguồn công suất thấp trong

CR có thể được cải thiện nếu như nhiều người dùng CR hợp tác trong việc

cảm nhận kênh. Mô hình này còn được gọi là cảm nhận đa sensor hay cảm

nhận hợp tác.

Trong trường hợp cảm nhận hợp tác, bài toán chia sẻ thông tin từ các CR

với nhau và việc tổng hợp kết quả từ nhiều nguồn đo đạc khác nhau cũng là

một nhiệm vụ đầy thách thức. Các thông tin chia sẻ giữa các CR được phân

loại dưới dạng các thông tin mềm hoặc các quyết định cứng từ mỗi thiết bị

CR [89]. Các kết quả mô tả trong [89], [94] cho thấy kết hợp thông tin mềm

có ưu điểm nội trội so với kết hợp thông tin cứng ở khía cạnh xác suất trượt.

Ngược lại quyết định cứng thể hiện rõ ưu điểm khi số lượng các CR trong

mạng là lớn [58].

Trong nhiều trường hợp, những yêu cầu về chất lượng dịch vụ từ PU là

một yếu tố quan trọng, và cũng được coi như tham số đầu vào để SU xác lập

chế độ làm việc. Phương pháp chia sẻ phổ “lai” (hybrid) cho CRN được đưa

ra trong [86]. Ở đó, tùy thuộc vào mức độ yêu cầu về chất lượng dịch vụ từ

PU, SU cần quyết định có thể hoạt động theo chế độ underlay hoặc phải

chuyển sang chế độ overlay để tránh gây nhiễu cho PU. Hiệu năng hoạt động

của các hệ thống chia sẻ phổ single-carrier với vấn đề chọn lựa hướng chuyển

tiếp được nghiên cứu trong [50]. Mô hình cảm nhận phổ hợp tác mô phỏng

bằng FPGA được mô tả trong [2].

Cảm nhận phổ có thể được thực hiện bởi mỗi thiết bị CR một cách độc

lập mà không quan tâm, hay không có thông tin trao đổi với các CR khác

trong mạng. Cơ chế cảm nhận này gọi là cảm nhận phổ đơn sensor.

Nội dung nghiên cứu của luận án được giới hạn ở phạm vi bộ cảm nhận

phổ đơn sensor, các mô hình cấu trúc phần cứng và thuật toán phần mềm cảm

nhận phổ đơn sensor sẽ được nghiên cứu sâu ở phần tiếp theo.

1.3 Các thuật toán cảm nhận phổ đơn sensor

Khả năng cảm nhận phổ của CR dựa rất nhiều vào các kỹ thuật xử lý tín

hiệu. Trong mô hình hoạt động của CRN, CR là một thiết bị thông tin liên lạc

cần thu giữ được bức tranh sử dụng tài nguyên phổ tần hiện tại trước khi thiết

lập thông tin liên lạc của bản thân nó. Hành vi này được xem như việc “phát

hiện băng trống”, được mô tả như Hình 1.5.

Hình 1.5. Kiến trúc bộ phát hiện băng trống

Tín hiệu Y(t) thu tại anten đầu tiên sẽ được lọc để lấy tín hiệu có băng

thông BL, sau đó được chuyển xuống băng gốc và số hóa trước khi được gửi

đến bộ phát hiện. Cuối cùng, dựa trên một thuật toán phát hiện, quyết định sẽ

được đưa ra khẳng định băng tần đang trống hay đã bị chiếm dụng. Trong

trường hợp đơn giản nhất, giá trị đầu vào bộ phát hiện được so sánh với một

mức ngưỡng xác định trước. Kiến trúc như Hình 1.5 mô tả mô hình thực thi

chung nhất. Tuy nhiên trong nhiều trường hợp, bộ phát hiện lấy trực tiếp tín

hiệu tương tự từ đầu vào, có thể ở băng gốc, cao tần (RF) hoặc trung tần (IF).

Ở đây, coi băng là trống nếu tín hiệu thu được ở băng này chỉ là tạp âm.

Ngược lại, nếu tạp âm và tín hiệu được phát hiện, băng tần được coi là đang

bị chiếm.

Phụ thuộc vào mức độ “hiểu biết” của thiết bị CR về các tín hiệu thông

tin liên lạc được truyền qua BL, nhiều kỹ thuật phát hiện có thể được sử dụng.

Trong đó các kỹ thuật phổ biến là: (1) Bộ lọc phối hợp, (2) phát hiện thuộc

tính dừng vòng (Cyclostationary), và (3) phát hiện năng lượng (Energy

Detection - ED). Các kỹ thuật khác ít được nghiên cứu hơn hoặc được coi như

dẫn suất của các kỹ thuật trên bao gồm: phát hiện nối tiếp, đa phân giải song

song, wavelet...

1.3.1 Bộ lọc phối hợp

Sử dụng bộ lọc phối hợp là giải pháp tối ưu để phát hiện tín hiệu với sự

có mặt của tạp âm [68], bởi vì thuật toán có thể phát hiện được tín hiệu trong

kênh có tỉ số tín/tạp (SNR) nhỏ nhất (so với các bộ phát hiện khác). Đây là

một phương thức phát hiện có độ tin cậy cao, tuy nhiên cần phải giải điều chế

tín hiệu, điều này đồng nghĩa là CR cần phải có một hiểu biết trước đó đối với

tín hiệu thu về các tham số như: bậc và kiểu điều chế, bộ lọc dạng xung,

khuôn dạng khung dữ liệu,v.v.. Như vậy, bộ lọc phối hợp có lợi thế là chỉ cần

một tập mẫu tín hiệu nhỏ với độ phức tạp tính toán 1/SNR để có thể đạt được

kết quả phát hiện với một xác suất phát hiện cao [10]. Số mẫu cần có cho phát hiện tối ưu là [45]: N = [Q-1(Pd )– Q-1( Pfa)]2 ( SNR)-1 = O(SNR)-1 trong đó: Pd là xác suất phát hiện, Pfa là xác suất cảnh báo lầm, Q-1 là hàm Q nghịch đảo.

Lợi thế của việc sử dụng bộ lọc phối hợp là cần ít thời gian hơn so với

các phương pháp khác mà vẫn có thể đạt được hiệu quả phát hiện tốt khi chỉ cần O(SNR)-1 mẫu là đủ để đạt được kết luận với ràng buộc theo một xác suất

phát hiện cho trước. Tuy nhiên nhược điểm của bộ lọc phối hợp là CR cần

phải có một bộ thu dành riêng cho mỗi kiểu tín hiệu phải phát hiện. Vì vậy

trong trường hợp có rất nhiều dạng sóng cần phải được phát hiện, phương

pháp này thường không khả thi.

1.3.2 Phát hiện dừng vòng

Trong thực tế, các tín hiệu thông tin liên lạc được điều chế bằng các sóng

mang hình sin, các chuỗi xung, các chuỗi trải phổ lặp lại, các chuỗi nhảy tần

hoặc các tiền tố tín hiệu (prefixed) vòng. Điều này dẫn đến một đặc tính tuần

hoàn của tín hiệu mà không tồn tại trong nguồn tạp âm. Các tín hiệu đã điều

chế này được đặc trưng hóa bởi các tham số dừng vòng, vì các đặc trưng

thống kê của chúng (giá trị trung bình, hàm tự tương quan,…) có tính chất

tuần hoàn. Vì vậy một phương pháp phát hiện tín hiệu được sử dụng gọi là

phát hiện đặc trưng dừng vòng. Phương pháp này cho phép bộ phát hiện phân

biệt được tạp âm và tín hiệu điều chế, bởi vì tạp âm là một quá trình dừng ở

nghĩa rộng với hàm tương quan bằng 0 (bản thân tạp âm không có tính tự

tương quan). Như vậy bài toán phát hiện sẽ là phép thử đối với sự hiện diện

đặc tính dừng vòng của tín hiệu được thử.

Nếu x(t) là một quá trình ngẫu nhiên với giá trị trung bình bằng 0, thì x(t)

được gọi là dừng vòng ở bậc n0 nếu và chỉ nếu các thuộc tính thống kê của nó

ở bậc n0 là một hàm tuần hoàn theo thời gian. Một phép thử với hai giả thiết

cho sự xuất hiện của tín hiệu vô tuyến x(t) trong kênh như sau:

- Nếu H0 thì x(t) là quá trình dừng và kênh trống.

- Nếu H1 thì x(t) là quá trình dừng vòng và kênh đang được sử dụng.

Điều này dẫn đến một phép thử dừng vòng thay cho việc phát hiện một

tín hiệu có tạp âm, có nghĩa là phép thử này độc lập với tạp âm. Nhiều bài báo

như [29], [39], [93], [45], [21], [30], [31] đã đưa ra các phép thử khác nhau

trên một tần số vòng cho trước. Trong [33] và [40], phép thử được thực hiện

trên một tập các tần số vòng khác nhau để cải thiện hiệu năng phát hiện.

Hình 1.6. Sơ đồ khối bộ phát hiện đặc trưng dừng vòng

Thực thi một hàm tương quan phổ để phát hiện đặc tính dừng vòng được

mô tả trong Hình 1.6. Mô hình này được coi như sự phát triển nâng cao của

mô hình bộ phát hiện năng lượng với một khối tính toán hàm tương quan. Các

đặc trưng tín hiệu được phát hiện là: số lượng các tín hiệu, kiểu điều chế của

chúng, tốc độ dấu và sự xuất hiện của xuyên nhiễu tích cực.

Các ưu điểm nổi bật của phương pháp phát hiện đặc tính dừng vòng là:

Khả năng phân biệt rất tốt giữa tín hiệu với tạp âm, bởi vì tạp âm không có

tính chất tương quan vòng; Hiệu năng phát hiện rất tốt ở vùng SNR thấp; Khả

năng phân loại tín hiệu và độ mềm dẻo trong hoạt động.

Tuy nhiên các nhược điểm của phương pháp này là: Vấn đề xử lý tín

hiệu phức tạp hơn, thời gian tính toán lâu hơn, vì thế cảm nhận phổ tốc độ cao

khó có thể đạt được; Phương thức không thể áp dụng được đối với các tín

hiệu không biết trước bởi vì cần phải có một hiểu biết trước về tín hiệu cần

phân tích; Tại một thời điểm, chỉ một tín hiệu có thể được phát hiện: để phát

hiện nhiều tín hiệu đồng thời, nhiều bộ phát hiện cần phải được thi hành song

song hoặc việc phát hiện cần phải được phép thực hiện với tốc độ chậm.

1.3.3 Phát hiện năng lượng

Phương pháp phát hiện năng lượng được sử dụng rất nhiều trong lĩnh

vực vô tuyến. Các khối chức năng cơ bản của một bộ phát hiện năng lượng

bao gồm: Một khối bình phương tín hiệu, một khối tích phân và một khối so

sánh [14][15]. Tín hiệu có thể được xử lý trong miền thời gian hoặc miền tần

số. Đối với phương pháp phát hiện trong miền thời gian, sẽ cần một bộ lọc tín

hiệu phía trước đối với những tín hiệu cần được phát hiện trước khi đưa vào

bộ bình phương. Đối với thực thi trong miền tần số, sau khi tín hiệu được lọc

qua bộ lọc dải thông, sẽ được lấy mẫu và biến đổi sang miền tần số bằng bộ

biến đổi Fourier. Năng lượng của các mẫu tín hiệu nằm trong vùng tần số cần

quan tâm sẽ được so sánh với một giá trị ngưỡng.

Lợi thế chính của bộ phát hiện năng lượng là không cần phải biết trước

bất kỳ thông tin gì về tín hiệu cần phải phát hiện. Vì vậy bộ phát hiện năng

lượng được phân loại như một bộ phát hiện mù. Một lợi thế khác là bộ phát

hiện năng lượng có cấu trúc đơn giản, vì thế dễ thực thi.

Tuy nhiên các nhược điểm của bộ phát hiện năng lượng là:

- Ngưỡng phát hiện tín hiệu rất nhạy cảm với sự thay đổi của mức tạp

âm, thậm chí kể cả khi mức ngưỡng được tính toán và cài đặt bằng các thuật

toán thích nghi. Trong môi trường có pha-đinh, sẽ không có một phương thức

rõ ràng cho việc đặt mức ngưỡng cho các bộ chắn kênh.

- Bộ phát hiện năng lượng không phân biệt được sự khác nhau giữa các

tín hiệu điều chế, nhiễu và tạp. Vì vậy nó không thể nhận dạng ra nhiễu tích

cực (interference) và cũng không thể sử dụng lợi thế của các thuật toán xử lý

tín hiệu thích nghi để loại bỏ nhiễu tích cực.

- Bộ phát hiện năng lượng không làm việc được với các tín hiệu trải phổ

chuỗi trực tiếp và nhảy tần (đối với những tín hiệu này, cần phải có những

thuật toán xử lý tín hiệu rất phức tạp).

Để bộ phát hiện năng lượng phát hiện chính xác tín hiệu, thông tin về

trạng thái kênh (Channel State Infomation - CSI) là một thông tin quan trọng,

bao gồm các tham số về giá trị trung bình, phương sai của tạp âm hoặc tín

hiệu. Tuy nhiên trong nhiều trường hợp thông tin này không sẵn có ở đầu vào

của CR, vì vậy việc đánh giá ước lượng CSI là cần thiết. Có nhiều thuật toán

đề xuất giải quyết vấn đề trên. Để hiện thực hóa kỹ thuật cảm nhận phổ trong

mạng CR sử dụng nhiều anten, [66] phát triển một thuật toán cảm nhận phổ

không yêu cầu thông tin về CSI hay thông tin chính xác về giá trị phương sai

tín hiệu và tạp âm, trong đó tổng các thành phần tạp âm và tín hiệu tại mỗi

anten được cực đại hóa trước khi kết hợp với nhau bằng cách nhân với hệ số

liên hợp phức của pha tín hiệu thu. Điều này làm cho tạp âm tại mỗi anten thu

chỉ ảnh hưởng đến tín hiệu thu tại anten đó, cho phép tăng giá trị trung bình

của tín hiệu cộng tạp âm, dẫn tới cải thiện xác suất phát hiện tín hiệu. Trong

[67], qui tắc OR ở mô hình cảm nhận hợp tác trong một mạng nhiều CR được

áp dụng cho một thiết bị CR sử dụng nhiều anten xử lý song song để nâng cao

khả năng phát hiện tín hiệu. Thuật toán được chứng minh qua mô hình sử

dụng 2 anten và một bộ tạo biến ngẫu nhiên.

1.3.4 Phát hiện năng lượng với nhiều mức phân giải tần số

Một nhược điểm của phương thức phát hiện năng lượng kinh điển là thời

gian cảm nhận dài, đặc biệt trong trường hợp băng thông hệ thống lớn, hoặc

khi yêu cầu về độ phân giải phổ tần cần phải rất tốt. Thời gian cảm nhận có

thể được giảm xuống bằng cách sử dụng kỹ thuật cảm nhận phổ đa phân giải

(MRSS – Multi Resolution Spectrum Sensing). Ban đầu, toàn bộ băng thông

hệ thống được cảm nhận sử dụng mức phân giải thô. Sau đó, cảm nhận phổ

với độ phân giải tốt hơn sẽ được thực hiện trên một dải tần số nhỏ hơn. Kỹ

thuật này không chỉ làm giảm tổng số khối cần phải được cảm nhận, mà còn

tránh không phải cảm nhận toàn bộ băng thông hệ thống ở độ phân giải tối đa.

Nhiều mô hình bộ cảm nhận đã được đưa ra nhằm cải thiện thời gian và

chất lượng cảm nhận: mô hình kết hợp bộ phát hiện năng lượng cho cảm nhận

băng rộng làm việc nối tiếp với thuật toán phát hiện đặc trưng tín hiệu cho

cảm nhận băng hẹp được [17] đề xuất. Trong [64], cảm nhận phổ băng rộng

được thực hiện bằng phương pháp cảm nhận song song nhiều kênh băng hẹp

sử dụng một mạch điều hưởng đa tần số trên nền tảng bộ cảm nhận nhiều

sensor. Một cơ sở dữ liệu lưu trữ được cập nhật và sử dụng cho mô hình hợp

tác, tuy nhiên các tham số không được mô tả rõ. Thuật toán cảm nhận hai

bước được trình bày trong [18], bước cảm nhận tinh sử dụng các kết quả cảm

nhận của bước cảm nhận thô để ước lượng kênh tốt nhất cho chu kỳ sử dụng

phổ kế tiếp.

Một phương pháp tiếp cận sử dụng các kỹ thuật cảm nhận đa phân giải

được mô tả trong [61] sử dụng một bộ phát hiện năng lượng trên cơ sở bộ

biến đổi FFT. Bên cạnh kỹ thuật cảm nhận đa phân giải, kỹ thuật cảm nhận

song song có thể sử dụng để giảm thời gian cảm nhận hơn nữa. Phát triển ý

tưởng của [61], [97] đề xuất một kiến trúc cho bộ thu cảm nhận phổ dải rộng,

trong đó dành riêng một khối máy thu (Dedicated Sensing Receiver - DSR) để

thực hiện chức năng cảm nhận phổ. Khối xử lý tín hiệu được thực hiện trên

nền bộ DSP. Các tham số đánh giá kênh được cập nhật vào bảng tham chiếu

(Look Up Table - LUT). DSR chỉ hoạt động khi CR không phát tín hiệu để

tránh tình trạng xuyên nhiễu. DSR gồm các khối chức năng chính là các bộ

cảm nhận tín hiệu tương tự, khối cài đặt tham số khởi tạo, khối cảm nhận thô

và khối cảm nhận tinh. Nghiên cứu từ mô hình trong [97] cho thấy rằng thời

gian cảm nhận phụ thuộc vào hai tham số thời gian chính: thời gian tính toán

bộ FFT và thời gian điều hưởng của bộ PLL.

Để phát hiện tín hiệu băng hẹp, có nhiều thuật toán phát hiện đã được

nghiên cứu. Một thuật toán phát hiện năng lượng cho tín hiệu băng hẹp được

giới thiệu trong [95]. Trong đó sự ảnh hưởng của kích thước FFT tới khả năng

phát hiện tín hiệu được phân tích, và kích thước FFT phù hợp được tính toán

để nâng cao xác suất phát hiện. Ý tưởng của thuật toán là đưa các thành phần

tần số băng hẹp cần phát hiện vào gần nhất có thể tới vị trí các thành phần tần

số đầu ra bộ FFT (còn gọi là các bin tần số) bằng một mô hình bộ FFT với

chiều dài N có thể thay đổi.

Xuất hiện trong nhiều dạng tín hiệu thông tin liên lạc vô tuyến hiện nay,

tín hiệu tham chiếu, hoặc trong nhiều dạng sóng gọi là tín hiệu pilot được sử

dụng cho mục đích giám sát, đồng bộ hoặc nhận biết sự tồn tại của nguồn

phát xạ. Ví dụ như phổ của tín hiệu có dạng điều chế CIS 45 tone OFDM [71]

có tần số tham chiếu tại 3.313 Hz, phổ tín hiệu điều tần băng rộng WFM [72]

có tín hiệu pilot tại 19 kHz. Thông thường tín hiệu này là đơn tần (1 tone),

định vị ở một vị trí cố định trong băng thông tín hiệu và có mức năng lượng

vượt trội so với các thành phần tín hiệu khác. Vì vậy để xác định một kênh tần

số là đang trống hay đã được sử dụng, một phương pháp tiếp cận là đi tìm sự

có mặt của tín hiệu pilot thay vì phải phân tích phổ toàn bộ kênh.

Bài toán tìm nhanh và chính xác năng lượng tần số pilot phụ thuộc vào

thuật toán tính toán và tốc độ lấy mẫu để số hóa tín hiệu. Khối phân tích phổ

là một thành phần quan trọng trong bộ cảm nhận phổ, thông thường được thực

hiện bằng thuật toán FFT của Cooley-Turkey [19]. Thuật toán này rất hiệu

quả khi cần tính toàn bộ các thành phần tần số. Tuy nhiên khi chỉ cần tính một

hoặc một vài thành phần tần số trong băng tần (như tần số pilot), thuật toán

Goertzel [35] tính toán các thành phần tần số đơn cho thấy hiệu quả tốt hơn cả

về tốc độ và độ chính xác. Thuật toán Goertzel cho thấy hiệu quả hơn khi số

tần số cần tính nhỏ hơn giá trị log2N, với N là số mẫu cần phân tích. Hơn nữa,

không như thuật toán Cooley-Turkey, chỉ tính toán hiệu quả tối ưu khi số

lượng mẫu là một lũy thừa của 2, thuật toán Goertzel có khả năng tính toán hệ

số Fourier với một tập N mẫu bất kỳ [1].

Một trong những thuật toán phát hiện tín hiệu pilot được đề xuất trong

[16]. Tác giả chỉ ra rằng các thành phần tần số tín hiệu quanh tín hiệu pilot có

một xác suất xuất hiện năng lượng tín hiệu nào đó, vì vậy có thể gán trước

một xác suất phát hiện tương ứng với thứ tự được kiểm tra tại các tần số này,

sau đó sử dụng thuật toán Goertzel phát hiện tuần tự để duyệt qua danh sách

các tần số. Thuật toán này cũng được [98] thực thi trên nền FPGA để phát

hiện các tần số của tín hiệu DTMF. Để phát hiện biên độ lớn nhất của thành

phần tần số trong vùng phổ cần phân tích, một bộ dao động điều chỉnh tần số

được sử dụng trong [53]. Bộ dao động này có chức năng làm tần số ngoại sai

để trộn với tín hiệu cao tần. Tín hiệu sau bộ trộn được đưa qua bộ lọc dải

thông và đưa vào bộ phát hiện đỉnh năng lượng. Trong [44] bộ lọc Goertzel

bậc hai được sử dụng thay thế cho bộ lọc FIR của bộ phân tích phổ cho thấy

hiệu quả tốt hơn về độ phân giải tần số và dung lượng tài nguyên phần cứng.

Khi phát hiện tín hiệu pilot băng hẹp, [95] đã chứng minh trong trường hợp vị

trí tần số của tín hiệu pilot không nằm đúng vị trí của các thành phần tần số

đầu ra bộ FFT, tỷ số SNR ở hai thành phần tần số lân cận sẽ giảm và tín hiệu

pilot sẽ khó bị phát hiện và khi tăng kích thước FFT sẽ làm tăng SNR.

Như vậy, từ kỹ thuật phát hiện năng lượng kinh điển, có nhiều thuật toán

dẫn suất đã được phát triển, trong đó tùy thuộc vào đặc tính băng tần, tín hiệu,

các thuật toán phát hiện và các mô hình hệ thống khác nhau được xây dựng

nhằm mục tiêu tăng tốc độ phát hiện.

Mô hình sử dụng một cơ sở dữ liệu về phổ tần để cấu hình tham số hoạt

động cho bộ cảm nhận phổ là một mô hình có nhiều ưu điểm, đặc biệt ở khía

cạnh cải thiện tốc độ cảm nhận. Trong [75] mới đưa ra một mô hình mang

tính khái niệm mà không có mô tả cụ thể. Trong phạm vi tìm hiểu của tác giả

luận án, chưa thấy có các công trình đề xuất về cấu trúc chi tiết mô hình này

trên nền tảng tính toán song song bằng phần cứng FPGA. Đây chính là một

mục tiêu mà luận án xác định giải quyết.

Trong một mô hình máy thu bất kỳ, đặc biệt là các máy thu dải rộng như

bộ cảm nhận phổ dải rộng, một khối chức năng không thể thiếu là bộ tổ hợp

tần số (THTS). Chức năng quan trọng của bộ THTS là tạo ra tần số ngoại sai

bất kỳ (trong dải hoạt động) để điều hưởng máy thu tại tần số làm việc cao

tần. Để chuyển tần số làm việc, bộ THTS cần một khoảng thời gian để kéo và

khóa ổn định tần số, gọi là thời gian điều hưởng tần số. Vì vậy, thời gian điều

hưởng của bộ THTS là một tham số có ảnh hưởng lớn đến thời gian cảm nhận

toàn dải tần của bộ thu cảm nhận phổ, khi bộ thu cần phải điều hưởng nhiều

lần để quét được toàn bộ băng tần cần cảm nhận [97]. Trong các nghiên cứu

về các mô hình bộ cảm nhận phổ trên, chưa có những nghiên cứu liên quan

đến thời gian điều hưởng của bộ THTS. Đây sẽ là mục tiêu nghiên cứu thứ hai

của luận án.

Trong phần tiếp theo, các vấn đề tổng quan về bộ THTS sẽ được trình

bày, trong đó tham số thời gian điều hưởng và mức tiêu thụ năng lượng được

đề cập sâu, trên cơ sở đó để xác định được hướng nghiên cứu của luận án về

nội dung này. 1.4 Bộ tổ hợp tần số trong SDR

Bộ THTS là khối chức năng quan trọng trong bất kỳ một hệ thống, thiết

bị thông tin liên lạc vô tuyến nói chung cũng như các thiết bị SDR và CR nói

riêng. Các bộ THTS được phân loại thành 4 dạng chính: THTS tương tự trực

tiếp (Direct Analog Synthesizer - DAS), THTS số trực tiếp (Direct Digital

Synthesizer - DDS), THTS theo nguyên lý vòng khóa pha (Phase Locked

Loop – PLL), và THTS kết hợp giữa DDS và PLL.

1.4.1 Bộ tổ hợp tần số tương tự trực tiếp

Bộ DAS bao gồm nhiều bộ nhân, chia, trộn và lọc thông thấp tần số

được ghép thành các tầng nối tiếp nhau. Như vậy một tập hợp lớn các tần số

khác nhau có thể được tạo ra từ một tần số tham chiếu ban đầu. Tần số mong

muốn đầu ra có thể được chuyển rất nhanh giữa hai hay nhiều tập tần số bất

kỳ. Ưu điểm của kiến trúc này là tham số nhiễu pha và nhiễu tần số kim (spur)

rất tốt. Tuy nhiên nhược điểm cơ bản của nó là kích thước và công suất nguồn

tiêu thụ lớn.

1.4.2 Bộ tổ hợp tần số số trực tiếp

Bộ THTS theo nguyên lý DDS nhằm tạo ra các tín hiệu sin sử dụng một

bảng tra cứu. Bảng này lưu trữ các giá trị mẫu của tín hiệu dạng sin. Một bộ

tích phân số được sử dụng nhằm tạo ra các tham số về pha tương ứng với các

giá trị mẫu trong bảng tra cứu. Bộ tổ hợp tần số này hoạt động hoàn toàn dựa

trên nguyên lý mạch số. Sơ đồ khối của bộ DDS được mô tả như Hình 1.7

dưới đây. Bộ tích lũy pha (D1 và A1) sẽ tính toán pha phù hợp với các mẫu

sin (có thể là giá trị phức) trong bảng tra cứu T1. Bộ lượng tử hoá Q1, thực

hiện lấy mẫu tín hiệu với độ chính xác góc pha cao θ(n). Giá trị này được xem

như địa chỉ của bảng tra cứu nhằm thực hiện phép ánh xạ từ tham số pha sang

thời gian. Tính trung thực của tín hiệu được tạo ra bị ảnh hưởng bởi cả hai

quá trình lượng tử hoá biên độ và lượng tử hoá pha. Cụ thể, kích thước của

bảng tra cứu sẽ ảnh hưởng đến độ phân giải của góc pha và biên độ tín hiệu.

Hình 1.7. Bộ tổ hợp tần số số trực tiếp

Tần số đầu ra là một hàm của các tham số tần số lấy mẫu fclk, độ chính

∆

xác góc pha Bθ(n) và bước pha ∆θ:

out

clk

(

)

Bθ

(

) θ

(1.1)

Tần số đầu ra được tính theo đơn vị Hz theo công thức sau:

out

(

)

θ∆ s B 2 n θ

(1.2)

Bộ dao động nội có các đặc tính chuyển tần rất nhanh. Khi chuyển đổi

giữa hai tần số, bộ tích luỹ số duy trì một cách chính xác pha của các tín hiệu

đầu ra sin và cos, để tạo ra sự chuyển pha một cách liên tục. Khi tần số được

thay đổi, thực chất là sự thay đổi của độ dịch pha trong mỗi mẫu tín hiệu.

Thời gian chuyển đổi tần số diễn ra rất nhanh, chính là thời gian nạp giá trị

tần số mới vào thanh ghi.

1.4.3 Bộ tổ hợp tần số theo nguyên lý vòng khóa pha

Mộ bộ PLL kinh điển có cấu trúc cơ bản như Hình 1.8. Bộ PLL bao gồm

một bộ tách sóng pha-tần số (Phase Frequency Detector - PFD), một bộ bơm

điện tích (Charge Pump - CP), một bộ lọc vòng (Loop Filter - LF), một bộ dao

động điều chỉnh bằng điện áp (Voltage Controlled Oscillator - VCO), và một

bộ chia tần khả trình.

Hình 1.8. Cấu trúc cơ bản của bộ THTS theo nguyên lý PLL

Phân loại theo bậc hàm truyền mạch hở, bộ PLL có thể có bậc bằng 2, 3

hoặc lớn hơn, tùy thuộc vào bậc của bộ lọc vòng. Bậc của PLL luôn lớn hơn

một bậc so với bậc của bộ lọc. Mô hình bộ lọc vòng thông dụng nhất là bộ lọc

thụ động bậc hai. Như vậy bộ PLL là một cấu trúc bậc ba.

Về cấu trúc của bộ chia tần, bộ PLL có thể được phân loại thành hai

dạng: Bộ PLL với hệ số chia N nguyên, và bộ PLL với hệ số chia N thập

phân.

N f .

Bộ PLL với hệ số chia nguyên có tần số đầu ra được xác định bằng:

f out

ref

(1.3)

Trong đó N là hệ số chia tần số, và là một số nguyên. Như vậy, độ phân

giải tần số của bộ THTS N nguyên chính bằng tần số tham chiếu fref.

Các nhược điểm cơ bản của bộ PLL hệ số N nguyên là:

- Thời gian khóa dài do băng thông bộ lọc vòng hẹp;

- Giá trị cường độ nhiễu kim (spur) và các hài của nó nằm tại các tần số

rất gần băng thông;

- Tỷ số chia N lớn sẽ làm tăng nhiễu pha trong băng tần với một hệ số

tăng bằng 20log(N) dB;

- Với băng thông bộ lọc vòng nhỏ, nhiễu pha của bộ VCO sẽ không được

loại trừ hết tại các tần số lân cận.

Bộ PLL với hệ số N thập phân giải quyết được khá tốt các nhược điểm

của bộ PLL N nguyên. Vì N là một số thập phân, độ phân giải tần số có thể

đạt được rất nhỏ trong khi vẫn có thể sử dụng tần số tham chiếu lớn. Tuy

nhiên nhược điểm cơ bản của bộ PLL N thập phân là thành phần nhiễu kim

không mong muốn nằm rất gần, thậm chí trong băng tần của bộ lọc vòng. Vì

vậy dạng PLL này không thể ứng dụng được trừ khi cần phải loại bỏ thành

phần này. Tuy nhiên điều này đồng nghĩa với việc cấu trúc bộ PLL N thập

phân trở nên phức tạp hơn nhiều, và cũng kéo theo mức độ tiêu thụ năng

lượng tăng cao.

1.4.4 Bộ tổ hợp tần số lai DDS+PLL

Nhiều hệ thống sử dụng kết hợp các dạng THTS trên để có được những

ưu điểm mà mỗi loại THTS mang lại để cải thiện tốc độ thiết lập hoặc tăng độ

phân giải tần số [36], [42], [55]. [24] giới thiệu mô hình bộ THTS cấu trúc lai

ghép (hybrid) DDS+PLL, với bộ DDS có độ phân giải và độ chính xác tần số

cao được sử dụng làm tần số tham chiếu cho bộ PLL để tạo ra tần số ngoại sai

dải 2.4GHz. [99] sử dụng cấu trúc DDS+PLL tạo ra tín hiệu điều tần tuyến

tính LFM-CW cho hệ thống radar. Bộ dao động cầu phương có thể tái cấu

hình được đưa ra trong [42]. [55] ứng dụng mô hình này cho dạng tín hiệu trải

phổ nhảy tần. Các cấu trúc trên cho thấy bộ THTS có thể được điều khiển

mềm dẻo hơn cấu trúc PLL cơ bản.

1.4.5 So sánh các bộ THTS và chọn lựa mô hình nghiên cứu

Các kiến trúc THTS được sử dụng rộng rãi nhất đều dựa trên nguyên lý

bộ PLL. Kiến trúc này có thể được tích hợp dễ dàng trong những công nghệ vi

mạch tiên tiến, tiêu thụ công suất không quá lớn, và đáp ứng được hầu hết cho

các ứng dụng thông tin vô tuyến cũng như hữu tuyến. Bảng 1-1 mô tả tóm tắt

các ưu nhược điểm của từng kiến trúc.

Bảng 1-1. So sánh ưu nhược điểm các loại THTS khác nhau

Kiến trúc DAS

Nhược điểm Kích thước và công suất tiêu thụ lớn

DDS Nhiễu kim lớn

Ưu điểm Chuyển tần nhanh, tạp âm và spur thấp, phù hợp cho các ứng dụng dải siêu cao tần Chuyển tần nhanh, độ phân dải tần số tốt Công suất thấp, tạp âm thấp Chuyển tần chậm N

Chuyển tần khá nhanh

Tồn tại nhiễu kim trong băng thông Cấu trúc phức tạp hơn

Chuyển tần nhanh, tạp âm thấp

PLL nguyên PLL N thập phân Lai DDS+PLL Phân tích các ưu nhược điểm của từng mô hình THTS, áp dụng vào bài

toán cảm nhận phổ trong SDR, nhận thấy các yêu cầu quan trọng cho bộ

THTS là cần phải có tốc độ đáp ứng nhanh, độ phân dải tần số thấp, và phải

có khả năng tái cấu hình để đáp ứng được các yêu cầu từ CE về chế độ tiết

kiệm năng lượng tiêu thụ. Vì vậy, bộ THTS đề xuất sử dụng mô hình lai ghép

DDS+PLL, trong đó DDS đóng vai trò bộ dao động tạo tần số tham chiếu cho

bộ PLL. Bộ PLL bậc ba có cấu trúc dạng bơm điện tích (Charge Pump - CP)

sử dụng bộ lọc vòng thụ động bậc hai. Để đề xuất mô hình bộ THTS, cần có

nghiên cứu chi tiết về nguyên lý hoạt động và các tham số thiết kế của bộ CP-

PLL bậc ba, đặc biệt là các yếu tố ảnh hưởng đến tốc độ điều hưởng (hay còn

gọi là tốc độ khóa) và công suất tiêu thụ, được trình bày trong phần tiếp theo.

1.4.6 Các kỹ thuật tăng tốc độ khóa

Kỹ thuật khóa nhanh bộ tổ hợp tần số là rất cần thiết đối với các hệ thống

thông tin liên lạc hiện đại, ví dụ như các hệ thống di động tế bào số, các hệ

thu vô tuyến trên xe và các hệ thống nhảy tần. Vì đối với một bộ CP-PLL,

thời gian điều hưởng tỷ lệ nghịch với băng thông vòng lặp, nên thời gian này

có thể sẽ dài hơn một yêu cầu thực tế đối với một băng thông vòng lặp. Ví dụ:

đối với bộ tổ hợp tần số trong [90], các ràng buộc SNR yêu cầu một băng

thông 800 Hz, nhưng thời gian ổn định yêu cầu một băng thông tối thiểu là

3200 Hz, vì thế các kỹ thuật khác nhau đã được sử dụng để đạt được tốc độ

khóa PLL nhanh hơn sau khi chuyển kênh. Các kỹ thuật khóa nhanh được

chia ra thành 2 dạng: Kỹ thuật dịch băng thông bộ lọc vòng (Loop Filter - LF)

và kỹ thuật tiền điều hưởng bộ dao động điều khiển bằng điện áp (Voltage

Control Oscillator - VCO).

Ý tưởng cơ bản đối với cơ chế dịch băng thông là sử dụng một băng

thông bộ LF lớn trong giai đoạn quá độ chuyển tần số (hay còn gọi là giai

đoạn điều hưởng), và dịch băng thông LF tới giá trị nhỏ sau khi bộ PLL được

khóa (còn gọi là giai đoạn khóa). Điểm Zero và độ lợi vòng được tăng lên với

hệ số được xác định, trong khi các điểm cực thì không thay đổi trong chế độ

tăng tốc. Vì thế độ ổn định của vòng không thay đổi trong chế độ tăng tốc.

Một vấn đề nảy sinh với giải pháp tiếp cận này là điện áp điều hưởng VCO bị

tác động không mong muốn tại thời điểm dòng bơm điện tích ICP chuyển từ

mức cao xuống mức thấp.

Một cấu trúc điều khiển thích nghi dòng bơm điện tích và điện trở trong

bộ lọc vòng sử dụng các bộ đệm giữ chậm trong cấu trúc của bộ PLL công

nghệ CMOS được trình bày trong [78]. Một bộ lọc vòng tích cực thích nghi

được sử dụng trong [11]. Một mạch phát hiện khóa điều khiển hỗ dẫn của bộ

khuếch đại OTA (bộ khuếch đại hỗ dẫn thuật toán) được sử dụng trong bộ lọc

vòng tích cực để thay đổi băng thông vòng. Một cơ chế thích nghi tương tự

dựa trên cơ sở lỗi pha tại PFD được sử dụng trong [51], ở đó băng thông vòng

của bộ PLL tăng lên theo lỗi pha. Các giải pháp trên được thực hiện trực tiếp

vào cấu trúc mạch bộ PLL bên trong chip.

Một thuật toán dịch tối ưu ở khía cạnh tiêu chuẩn MMSE (sai số bình

phương trung bình nhỏ nhất) được đề xuất trong [70]. Điều khiển thích nghi

đạt được bằng cách thay đổi dòng bơm điện tích, là tham số ảnh hưởng đến độ

lợi vòng của bộ PLL, trong khi vẫn giữ vòng ổn định. Tuy nhiên ý tưởng này

vẫn mang tính lý thuyết và chưa được hiện thực hóa.

Thay vì việc sử dụng mạch phát hiện khóa để điều khiểu chuyển mạch

chế độ thích nghi, một bộ phát hiện vi sai tần số [78] hoặc một bộ phát hiện

pha (DAPP) [96] được sử dụng để điều khiển tăng dòng ICP và giảm trở kháng

vòng cho bài toán khóa nhanh.

Để tránh việc chuyển mạch dòng điện bơm nạp và các thành phần trong

vòng, một bộ PLL khóa nhanh với 2 vòng lặp làm việc song song được thiết

kế trong [90]. Vòng lặp băng rộng được kích hoạt chỉ trong thời gian điều

hưởng vô tuyến, sẽ được điều khiển thích nghi bởi một khối dead–zone. Tuy

vậy, ý tưởng này cũng đồng thời làm tăng mức độ phức tạp của mạch điện.

Để vượt qua giới hạn băng thông vòng lặp (nhỏ hơn 1/10 giá trị tần số

tham chiếu) trong bộ CP-PLL, một thuật toán thay đổi thích nghi tần số tham

chiếu được đề xuất trong [83] và [84]. Trong [83] một tần số tham chiếu lớn

được sử dụng, và trong [84] một chuỗi các tần số tham chiếu được sử dụng

cùng sự trợ giúp của một một bộ phát hiện vi sai tần số số (Digital Frequency

Difference Detector - DFDD) [40] để điều khiển việc dịch chuyển giữa các

tần số khác nhau.

Một kỹ thuật khác ít phổ biến hơn được sử dụng là kỹ thuật tiền điều

hưởng tần số dao động VCO, được thực hiện thông qua việc chọn lựa các giá

trị dung kháng/cảm kháng hoặc chọn lựa điện áp điều khiển, thực thi bằng

cách đặt trước điện áp điều khiển (qua một bộ DAC) hoặc chuyển mạch dải

dao động (trong trường hợp một bộ VCO đa băng).

Cơ chế chuyển tần nhanh sử dụng một mảng tụ điện và chuyển mạch

(switched-capacitor) để thay đổi trực tiếp tần số dao động VCO được thực thi

trong [54] [25].

Tóm lại, kỹ thuật dịch băng thông LF là kỹ thuật thông dụng và hiệu quả

để tăng tốc độ khóa bộ PLL. Để thực hiện chuyển tự động giữa giai đoạn tăng

tốc và giai đoạn khóa tần số, hoặc có thể sử dụng một mạch phát hiện khóa để

điều khiển chuyển mạch, hoặc sử dụng một bộ đếm khả trình để giám sát thời

gian hoạt động của giai đoạn tăng tốc sau khi kênh được chuyển.

Việc xác định chính xác thời điểm chuyển từ giai đoạn điều hưởng

nhanh về giai đoạn khóa và giữ ổn định tần số rất quan trọng, ảnh hưởng trực

tiếp đến tốc độ điều hưởng của bộ PLL. Nếu thời điểm chuyển quá sớm, hiệu

quả về tốc độ khóa không cao khi không tận dụng được tốc độ của bộ khóa

nhanh. Nếu thời điểm chuyển quá chậm, bộ PLL thậm chí rơi vào trạng thái

mất ổn định hoặc mức nhiễu pha lớn, dẫn đến thời gian để bộ PLL kéo tần số

đầu ra về trạng thái khóa thậm chí chậm hơn.

Trong các nghiên cứu cải thiện tốc độ điều hưởng ở trên, các cơ chế phát

hiện đều được thực hiện bằng các cấu trúc mạch tương tự (analog) bên trong

hoặc bên ngoài chip PLL bằng các mạch phát hiện khóa (Lock Detector -

LD). Bộ LD có thể là một bộ LD số (digital lock detector) hoặc bộ LD tương

tự (analog lock detector), thường có cấu trúc gồm một bộ lọc thông thấp và

một mạch phát hiện ngưỡng. Đầu ra bộ LD sẽ có trạng thái 0 hoặc 1 ứng với

trạng thái chưa khóa hoặc đã khóa của bộ PLL. Hiển nhiên việc có thêm một

mạch phát hiện khóa sẽ làm tăng độ phức tạp thiết kế, đồng thời cũng tăng

dòng tiêu thụ tổng thể của bộ PLL. Một vấn đề nảy sinh nữa đối với việc sử

dụng bộ phát hiện khóa là vấn đề phát hiện giả, khi bộ LD phát hiện sai do tạp

âm hoặc hài bậc cao tạo ra từ các tín hiệu so sánh đầu vào. Khi đó việc sử

dụng trạng thái đầu ra của bộ phát hiện điều khiển chuyển khóa sẽ bị sai. Một

số bài báo đề cập đến vấn đề chuyển mạch bằng phần mềm [70], [85] bằng

hàm tuyến tính, chuỗi nhị phân hoặc theo chuỗi Fibonacci, nhưng không có

tính toán tham số. Đối với việc tính toán thời gian khóa để thực hiện chuyển

mạch đúng thời điểm bằng phần mềm hoặc các bộ đếm khả trình chưa có

những công bố chi tiết. Đây là một mục tiêu luận án đặt ra cần giải quyết.

Một vấn đề nảy sinh liên quan đến công suất tiêu thụ nguồn cung cấp

trong kỹ thuật dịch băng thông LF là: công suất tiêu thụ sẽ tăng lên trong giai

đoạn điều hưởng nhanh do cần một dòng bơm điện tích lớn. Như vậy, trong

cấu trúc thiết bị CR, khi bộ PLL cần phải điều hưởng liên tục ở những tần số

làm việc khác nhau, bài toán tiết kiệm năng lượng cần được quan tâm. 1.4.7 Bộ tổ hợp tần số tái cấu hình để tiết kiệm năng lượng

Như đã phân tích về xu hướng phát triển của CR, bên cạnh mục tiêu sử

dụng tài nguyên phổ tần số một cách hiệu quả, vấn đề tiết kiệm năng lượng

cũng là rất quan trọng. Trong nhiều trường hợp, ví dụ như dung lượng nguồn

pin gần cạn, SDR cần phải tắt một số chức năng, hoặc khối chức năng không

quan trọng, hoặc phải giảm tốc độ clock làm việc của hệ thống (đặc biệt là

những khối xử lý tín hiệu số) để tiết kiệm năng lượng tiêu thụ, khi yêu cầu về

sự tồn tại hoạt động của thiết bị (thời gian sống) cao hơn yêu cầu về hiệu năng

hoạt động.

Đối với các khối điện tử tương tự, cần phải có khả năng tái cấu hình để

có thể hoạt động trong hai chế độ khác nhau: chế độ hiệu năng thực thi cao

(high performance), và chế độ tiết kiệm năng lượng (energy saving). Như

Hình 1.9 cho thấy, tất cả các khối chức năng ở tuyến thu và phát, bao gồm

LNA, bộ trộn, bộ lọc, khuếch đại, PA và THTS đều có khả năng tái điều

chỉnh cho hai chế độ làm việc.

Hình 1.9. Cấu trúc các khối điện tử tương tự có thể điều hưởng [52]

Về các phương pháp tiếp cận giải quyết bài toán tiết kiệm năng lượng

hiện nay có thể phân chia thành hai xu hướng: Tối ưu tại thời điểm thiết kế sử

dụng các giải pháp thiết kế mạch để giảm thiểu tiêu thụ năng lượng, và tối ưu

trong khi hệ thống hoạt động sử dụng các thuật toán phần mềm. Các nghiên

cứu tập trung nhiều vào bộ khuếch đại công suất [38], [49], [65], là thành

phần thường tiêu thụ năng lượng lớn nhất trong thiết bị thu phát vô tuyến. Đối

với các bộ PLL, các nghiên cứu cho bài toán tiết kiệm năng lượng đều tập

trung vào vấn đề thiết kế chip, như [9] thiết kế mạch quản lý nguồn cho PLL,

[41], [46] thiết kế bộ PLL dải rộng công suất tiêu thụ thấp. Các nghiên cứu về

bộ PLL có thể điều chỉnh như phần trước đã trình bày chỉ tập trung giải quyết

bài toán tăng tốc độ khóa. Chưa thấy có các nghiên cứu về bộ PLL tái điều

chỉnh giải quyết cả hai mục tiêu tăng tốc độ khóa và tiết kiệm năng lượng.

Điều này có thể lý giải đối với các bộ PLL trong các thiết bị thông tin liên lạc

vô tuyến truyền thống, thời gian và tần suất chuyển tần số hoạt động không

nhiều, nên vấn đề tiết kiệm năng lượng tiêu thụ cho bộ PLL trong khi hoạt

động chưa thực sự quan trọng. Vấn đề này hoàn toàn khác khi bộ PLL hoạt

động trong mô hình CR nói chung hay bộ cảm nhận phổ dải rộng nói riêng,

khi mà ở đó bộ PLL cần phải chuyển tần số liên tục. Vì vậy đây là mục tiêu

nghiên cứu của luận án.

1.5 Kết luận chương 1

Cảm nhận phổ trong CRN là một trong những vấn đề quan trọng nhằm

đảm bảo cho sự hoạt động của cả mạng nói chung cũng như từng nút mạng

nói riêng. Mô hình CR điển hình được tạo nên từ một CE kết hợp với một nền

tảng SDR. CE đóng vai trò như bộ não của CR, thu nhận và xử lý các tham số

từ bên ngoài và đưa ra các quyết định hành động cho CR tùy theo ngữ cảnh.

Trong khi đó, SDR là nền tảng phần cứng và phần mềm lớp vật lý của CR,

đóng vai trò như cơ cấu chấp hành của CR, có nhiệm vụ thu nhận, xử lý tín

hiệu mức sơ cấp, cung cấp thông tin sau xử lý tới CE, thu nhận các thông tin

điều khiển từ CE và hiện thực hóa các thông tin điều khiển đó thành hành

động của CR.

Cảm nhận phổ là một trong những chức năng thiết yếu của CR, và thời

gian cảm nhận là một tham số quan trọng. Bên cạnh đó, vấn đề tối ưu hóa

việc sử dụng năng lượng nguồn cung cấp trong CR cũng đang được quan tâm

rộng rãi. Từ nhận định trên, luận án đặt ra mục tiêu nghiên cứu giải quyết một

phần các vấn đề này.

Cảm nhận phổ được thực hiện bởi SDR. Kiến trúc SDR thực tế điển hình

bao gồm hai khối chức năng cơ bản: khối điện tử tương tự và khối điện tử số.

Trong phạm vi nghiên cứu, luận án đề xuất một giải pháp cảm nhận phổ dải

rộng cho CR, thông qua xây dựng mô hình bộ cảm nhận phổ với cấu trúc cơ

bản gồm một bộ phát hiện năng lượng toàn dải tần có chức năng xây dựng cơ

sở dữ liệu bản đồ phổ tần, và một bộ thu cảm nhận đơn kênh thực hiện chức

năng cảm nhận phổ khi CE yêu cầu.

Kiến trúc SDR có thể được xây dựng trên nhiều nền tảng công nghệ khác

nhau. Về giải pháp xử lý tín hiệu cho khối điện tử số, luận án chọn lựa FPGA

là công nghệ chính để thực thi kiến trúc SDR với các khối chức năng xử lý tín

hiệu số chính. Để thực hiện cảm nhận phổ dải rộng, luận án xây dựng các mô

hình và thuật toán xử lý tín hiệu trên nền tảng bộ phân tích phổ có thể tái cấu

hình, sử dụng phương pháp cảm nhận nối tiếp để xác định hệ số tính trung

bình mẫu hợp lý, nhằm cải thiện tốc độ cảm nhận, đồng thời vẫn đảm bảo xác

suất phát hiện tín hiệu mong muốn. Để phát hiện tín hiệu pilot, luận án xây

dựng thuật toán điều chỉnh tốc độ lấy mẫu số liệu và sử dụng biến đổi

Fourier, với mục tiêu đo được năng lượng lớn nhất của tín hiệu pilot, tăng

xác suất phát hiện. Nội dung giải pháp được trình bày trong chương 2.

Về giải pháp xử lý tín hiệu cho khối điện tử tương tự, luận án đề xuất

giải pháp tái cấu hình cho bộ THTS, là một khối chức năng quan trọng trong

mô hình bộ cảm nhận phổ. Mô hình bộ THTS kết hợp hai kỹ thuật DDS và

PLL, tận dụng được những ưu điểm và loại bỏ nhược điểm của mỗi kỹ thuật,

trong đó bộ PLL bậc 3 với cấu trúc bơm điện tích được thiết kế bằng công

nghệ CMOS có thể tái cấu hình, được điều khiển bằng một thuật toán phần

mềm để có thể hoạt động trong các chế độ: chế độ hiệu năng thực thi cao có

tốc độ khóa tần số nhanh, và chế độ tiết kiệm năng lượng tiêu thụ nguồn cung

cấp. Nội dung giải pháp được trình bày trong chương 3.

2 CHƯƠNG 2. GIẢI PHÁP CẢM NHẬN PHỔ DẢI RỘNG CHO HỆ

THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

2.1 Lý thuyết quyết định và các tiêu chuẩn đánh giá

Bài toán thử giả thiết nhị phân đặt ra như sau: từ một nguồn dữ liệu đầu

vào được coi như một biến ngẫu nhiên Y, cần đưa ra quyết định phân loại Y

thuộc vùng Z0 hay vùng Z1 như trong Hình 2.1 [60].

(

Hình 2.1. Vùng quyết định cho bộ phân loại nhị phân

Y Hf |

y H ) 0

(

)

Hàm mật độ xác suất của Y ứng với mỗi giả thiết H0 và H1 là

y H , trong đó y là một giá trị riêng của biến ngẫu nhiên Y. Mỗi lần

Y Hf |

và

quyết định được đưa ra, một trong các trường hợp sau sẽ xảy ra:

i. Quyết định H0 khi H0 đúng

ii. Quyết định H0 khi H1 đúng: phát hiện trượt

iii. Quyết định H1 khi H0 đúng: phát hiện sai

iv. Quyết định H1 khi H1 đúng: phát hiện đúng

Lý thuyết quyết định đưa ra các tiêu chuẩn đánh giá, và phân tích các

điều kiện khác nhau để áp dụng các tiêu chuẩn một cách hiệu quả nhất. Trong

đó 3 tiêu chuẩn thường được sử dụng là tiêu chuẩn Bayes, tiêu chuẩn

minimax và tiêu chuẩn Neyman-Peason.

2.1.1 Tiêu chuẩn Bayes

= . Đối với mỗi phép quyết định, có một hệ số phí

Gọi P0 và P1 tương ứng là các xác suất tiền nghiệm xảy ra các giả thiết

P 0

P+ 1

H0 và H1. Như vậy:

tổn (cost) tương ứng. Trong phép thử trên, gọi C00, C01, C10, C11 là hệ số phí

tổn cho từng trường hợp từ (i) đến (iv). Mục đích của tiêu chuẩn Bayes xác

định qui tắc quyết định để giá trị kỳ vọng của phí tổn trung bình E[C], còn gọi

là hàm rủi ro (risk function) đạt giá trị tối thiểu. Giả thiết rằng phí tổn của một

quyết định sai thì luôn lớn hơn phí tổn của một quyết định đúng, có nghĩa là:

0 0

1 0

và Gọi P(Di,Hj) là xác suất khi đưa ra quyết định Di trong

trường hợp Hj xảy ra. Hàm phí tổn trung bình được xác định:

(

)

( C P D H

)

E C C P D H 00

( C P D H 1

]

[

P D H P H

(2.1)

( P D H i

)

(

)

Từ qui tắc Bayes, có:

Hàm mật độ xác suất có điều kiện trong các vùng đối với từng giá trị i,j là:

(

)

(

)

(

)

(

)

P D H 0

Y H |

y H dy 0

P D H 0

Y H |

y H dy 1

= ∫

; ;

(

)

(

)

(

P D H , , 0

(

)

(

)

P D H 1

y H dy 0

Y H |

P D H 1

Y H |

y H dy 1

= ∫

P D H tương ứng là các xác suất trượt Pm, xác suất cảnh báo

(

)

(

P D H , , 1

(

) 1

= −

; ; trong đó

1 = −

P fa

P D H 0 0

P m

P d

và . lầm Pfa và xác suất phát hiện Pd. Thấy rằng:

P c

P D H 1

P D H 0

Xác suất quyết định đúng là:

( P D H P H

P D H P H

(

)

(

)

) (

)

( ( (1 = −

) + ) 0 0 P P P P + 0 1

(2.2)

P D H 0

P D H 1

Xác suất lỗi là:

( P D H P H

P D H P H

(

)

(

)

P ε = =

( (

) (

)

) + ) 0 P P P P + m 0

(2.3)

)

−

Như vậy phí tổn trung bình được xác định theo:

P P C 0

P P C P P C P P d fa 1

] E C C

[

(2.4)

Thay thế vào công thức (2.4), sẽ có:

(

y H |

)

(

y H |

)

−

)

P C 0

P C 1

( P C 1

( P C 0

Y H |

[ E C

]

 

 

∫

 

 

}

{

(2.5)

1 0

P C+ 1

1 1

là một hằng số, phụ thuộc vào cách thức gán các điểm Vì giá trị 0 P C

(

y H |

)

−

trong không gian quan sát, vậy để tối thiểu hóa E[C], cần tối thiểu hóa giá trị

( P C 1

) C f 11

Y H |

 

 và 

(

y H |

)

−

)

( P C 0

Y H |

 

 đều là các số không âm, cần phải chọn lựa vùng 

bên trong tích phân trên miền Z0. Vì hai giá trị:

quyết định Z0 bao hàm các điểm của biến ngẫu nhiên Y sao cho số hạng thứ

(

y H |

)

(

y H |

)

−

hai lớn hơn số hạng thứ nhất để tích phân trở thành âm:

)

( P C 1

Y H |

( P C 0

Y H |

 

 

 

 

(

y H |

)

(

y H |

)

−

(2.6)

)

( P C 1

Y H |

( P C 0

Y H |

 

 

 

 thì quyết định H1. 

Vậy nếu

)

−

H 1 >

f Y H | 1

Ngược lại thì quyết định H0. Qui tắc quyết định theo tiêu chuẩn Bayes là:

)

−

( (

) )

y H ( | 1 y H ( | 0

P C C 0 10 00 P C C 1 01 11

f Y H | 0

< H 0

(

y H |

)

Y H |

(2.7)

y ( )

(

y H |

)

Y H |

−

Tỷ số gọi là tỷ số hợp lý (likelihood ratio).

−

) )

( P C 0 ( P C 1

Ngưỡng phát hiện được xác định bởi: (2.8)

Nên tiêu chuẩn Bayes với mục tiêu tối thiểu giá trị phí tổn trung bình đưa đến

H > y η ( ) < H

một phép thử tỷ số hợp lý: . Vì cả tỷ số hợp lý và phí tổn đều là các

số không âm, sẽ có một phép thử tương đương:

ln ( ) Λ

H 1 > y η ln < H 0

(2.9)

2.1.2 Tiêu chuẩn minimax Tiêu chuẩn Bayes giả thiết rằng các xác suất tiền nghiệm đã được biết từ

trước. Tuy nhiên, trong rất nhiều tình huống, không có đủ thông tin về các giá

trị này, vì vậy không thể áp dụng tiêu chuẩn Bayes. Một phương pháp là chọn

giá trị P1 là xác suất tiền nghiệm của H1 mà hàm rủi ro là cực đại, sau đó cực

tiểu hóa hàm đó. Nguyên lý cực tiểu hóa hàm phí tổn trung bình cực đại cho

1 = −

P 0

P 1

một xác suất tiền nghiệm P1 gọi là tiêu chuẩn minimax. Vì , vậy hàm

)

]

ℜ =

−

rủi ro được xác định theo:

P fa

C C P ( − m

C C P ( − fa

C 00

C P fa 10

P C C [( 1 11 00

. (2.10)

H >

)

Giả sử P1 là một số cố định, phép thử Bayes là:

(

)

− C

C 00 )

10 −

P C )( − 1 P C ( 1

< H

(2.11)

Vì hàm rủi ro là một hàm tuyến tính của biến số P1, phép thử Bayes cực tiểu

minℜ . Lấy đạo hàm ℜ theo P1 và gán bằng 0, công thức

hóa hàm rủi ro tới

)

−

0 =

minimax như sau:

C C P ( − m

C C P ( − fa

C C ( − 11 00

(2.12)

C P C P= fa

Nếu phí tổn của quyết định đúng bằng 0 thì: (2.13)

P Nếu phí tổn của quyết định sai bằng 1 thì: m

P= fa

)

ℜ =

−

(2.14)

P fa

P 1

PP m 1

P P fa 0

PP m 1

Và phí tổn minimax là: (2.15)

Giá trị này gọi là xác suất lỗi trung bình.

2.1.3 Tiêu chuẩn Neyman-Pearson

Trong nhiều tình huống vật lý, như phát hiện nguồn tín hiệu phát xạ vô

tuyến, rất khó để xác định một hàm phí tổn hay một xác suất tiền nghiệm sát

thực. Để vượt qua khó khăn này, xác suất cảnh báo lầm có điều kiện (Pfa) và

xác suất phát hiện có điều kiện (Pd) được sử dụng. Phép thử Neyman-Pearson

yêu cầu Pfa được gán một giá trị α cho trước và Pd là cực đại. Vì Pm=1-Pd,

cực đại hóa Pd tương đương với cực tiểu hóa Pm. Để thực hiện được điều này,

(

−

thiết lập một hàm mục tiêu J như sau:

J P = m

Pλ α ) fa

(2.16)

Trong đóλ là một số không âm, gọi là bộ nhân Lagrange. Công thức tính J

(

)

(

)

−

y H dy 1

Y H |

y H dy 0

Y H |

∫

Z 1

được viết lại:

(

)

(

)

−

y H dy 1

Y H |

y H dy 0

Y H |

∫

Z 1

  λ     λ  

  α     α  

(

)

(

−

(1 ) − λ α

Y H |

y H dy 1

y H dy ) 0

Y H |

∫

 

 

)

(2.17)

y H dy ( | 1

y H ( | 0

f Y H | 1

f λ> Y H | 0

Hàm J sẽ cực tiểu tại các giá trị mà ở đó được gán

(

y H |

)

H >

Y H |

tới vùng quyết định Z1. Vì vậy, qui tắc quyết định trở thành:

y ( )

(

y H |

)

Y H |

< H

(2.18)

∞

Xác suất cảnh báo lầm có thể được viết lại:

(

)

) |

)

( ( λ

P fa

Y H |

y H dy 0

(

y H )|

y H dy 0

∫

(2.19)

2.2 Đánh giá hiệu năng phát hiện năng lượng tín hiệu vô tuyến

Áp dụng tiêu chuẩn Bayes vào mô hình một thiết bị thu tín hiệu vô tuyến với

chức năng phát hiện nguồn phát xạ từ phía phát: Giả sử có một hệ thống

thông tin liên lạc vô tuyến, trong đó máy phát tạo ra một mức điện áp bằng

hằng số m khi phát (H1) và bằng 0 khi không phát (H0). Tín hiệu qua kênh

truyền đến máy thu bị tác động bởi tạp âm cộng trắng n có giá trị trung bình

2σ .

bằng 0 và phương sai

Giả sử máy thu thu được K mẫu dữ liệu Y1, Y2,… YK. Tín hiệu thu được dưới

, k=1,2,...K

H Y m n =

mỗi giả thiết được mô tả như sau:

  

k 1 H Y : k 0

(2.20)

Dưới giả thiết H0, đối với mỗi mẫu thử Yk, sẽ có:

(

y H |

)

(

)

exp

Y H | k

2 y k 2 2 σ

1 2 πσ

 − 

  

(2.21)

)

(

Dưới giả thiết H1, sẽ có:

(

)

(

)

exp

y H | k

y m − k

Y H | k

y m − k 2 2 σ

1 2 πσ

 − 

  

(2.22)

(

y H |

)

Y H |

Đối với mỗi mẫu thử, phép thử tỷ số hợp lý là:

y ( )

exp

(

y H |

)

2 − 2 2 σ

 − 

  

Y H |

H >

(2.23)

(

)

−

m 2 σ

< H

H >

(2.24) Lấy logarith tự nhiên cả hai phía:

σ m

m 2

< H

Hay: (2.25)

Như vậy, cuối cùng tín hiệu thu sẽ được so sánh với một mức ngưỡng λ .

Các xác suất cảnh báo lầm và xác suất phát hiện là:

∞

−

y 22 σ

erfc

dy Q =

faP

∫

λ σ

  

  

  

  

1 2 πσ

)

(

∞

−

y m − 2

2 σ

(2.26)

dy Q =

P d

∫

− σ

  

  

1 2 πσ

∞

−

u 2

(2.27)

( ) α

= ∫

1 2 π

Trong đó hàm Q được xác định bởi:

−

2 ky 2 2 σ

Sau K mẫu thử, hàm mật độ kết hợp là:

(

y H |

)

Y H |

= ∏

1 2 πσ

1 =

)

(

−

ky m − 2 2 σ

(2.28)

(

y H |

)

Y H |

= ∏

1 2 πσ

1 =

(

)

(2.29)

(

)

exp

−

∑

2 y k 2 2 σ

y m − k 2 2 σ

m 2 σ

Km 2 2 σ

1 =

  

  

  

  

H >

Vậy: (2.30)

(

)

−

∑

m 2 σ

Km 2 2 σ

< H

H >

Lấy ln cả hai phía: (2.31)

∑

σ m

Km 2

< H

Hay: (2.32)

Khi không biết trước các xác suất P0 và P1, có thể sử dụng tiêu chuẩn

/ 2mλ =

minimax để đánh giá. Từ (2.26), (2.27) và (2.14), ngưỡng *λ tối ưu đạt được

P fa

P= m

* λ σ

*m − λ σ

  

  

  

  

, nghĩa là: . Hay * , vậy xác suất lỗi khi

(

( ) ε

trung bình được xác định theo:

P P P P + M 0

P P P Q ) 0

erfc *

m 2 σ

  

  

  

  

H >

y σ= /

(2.33)

σ m

m 2

< H

Thực hiện chuẩn hóa: từ qui tắc quyết định: , đặt .

H >

/mα

σ=

1η = nên qui tắc quyết định trở thành:

m 2 σ

< H

Vì . Đặt :

H α> 2 < H

(2.34)

∞

−

2' y 2

Các xác suất cảnh báo lầm và xác suất phát hiện được xác định theo:

faP

∫

α 2

  

  

1 2 π

/ 2

∞

(

−

) α − 2

(2.35)

dy Q ' =

−

∫

α 2

  

  

  

  

1 2 π

/ 2

H >

T y ( )

(2.36)

y k

T y (

)

∑

2 σ m

Km 2

1 =

= 1

< H

dụng. Từ (2.32), đặt Khi hàm phí tổn không được xác định, tiêu chuẩn Neyman-Pearson được sử = ∑ , sẽ có phép thử:

E T Y H (

) |

v ar

2 Kσ

Tính toán các giá trị trung bình và phương sai dưới mỗi phép thử:

Y H | k

∑

[ T Y H ( ) |

]

[

  

  

  

  

1 =

E T Y H ( ) |

v ar

2 Kσ

; ;

Y H | k

∑

[

[ T Y H ( ) |

]

  

  

  

  

1 =

;

v ar

( ) |

K m σ /

v T Y H =1; ar

[ T Y H =

[

]0 E T Y H =0 ; và

[

]1 E T Y H ( ) |

[

Thực hiện chuẩn hóa phép thử, chia các giá trị cho Kσsẽ có:

d Km σ

Gọi m0 và m1 là hai giá trị trung bình ứng với các giả thiết H0 và H1. Khoảng

− . Vậy

d m m 1 0

cách giữa hai giá trị này được định nghĩa: , và

S 0 N

Km 2 σ

2 K m 2 K σ

(2.37)

Giá trị này chính là tỉ số tín/tạp (SNR), trong đó công suất tín hiệu là

0S K m=

0N Kσ=

t d

2 ) /2

− e

( − − e

(

y H |

)

(

)

và công suất tạp âm là . Hàm mật độ có điều kiện của các

Y Hf

y H | 1

1 2 π

H >

và giả thiết H0 và H1 là:

T y (

)

ln η d

d 2

1 K

∑ σ = k 1

< H

Qui tắc quyết định trở thành: (2.38)

∞

Các xác suất Pfa và Pd là:

t H dt Q ( | )

P fa

T H |

∫

ln η d

d 2

  

  

ln η d

d 2

∞

(2.39)

t H dt Q ( | )

−

P d

T H |

∫

ln η d

d 2

  

  

ln η d

d 2

(2.40)

λ=

ln η d

d 2

. Khi thay đổi giá trị Như trong Hình 2.2, giá trị ngưỡng so sánh

d, Pd tăng khi Pfa là một giá trị cho trước. Tuy nhiên ngưỡng so sánh vẫn giữ

ngưỡngλ , các vùng đại diện cho Pd và Pfa cũng thay đổi. Khi tăng giá trị của

nguyên khi Pfa là hằng số.

Hình 2.2: Vùng quyết định mô tả Pd và Pfa

Kỹ thuật phát hiện năng lượng hay còn gọi là phương thức bộ đo vô tuyến

(radio meter) dựa trên mô hình ổn định và xác định của tín hiệu cộng với một

tạp âm Gauss với một phân bố phổ công suất đã biết (σ0). Sơ đồ khối đơn

giản của một bộ đo vô tuyến được mô tả như Hình 2.3.

Hình 2.3. Sơ đồ khối bộ đo vô tuyến

2 x t dt ( )

∫

1 σ

0 0

Đầu ra của bộ phát hiện được xác định: (2.41)

2 x i

1 N = ∑ σ = i 1 0

(2.42) Đối với tín hiệu được lẫy mẫu:

V có đặc trưng theo luật

2χ với 2TW bậc tự do. Giả sử s(t) là tín hiệu PU được

trong đó: xi biểu diễn mẫu thứ i của x(t). Theo [87], từ các phép thử thống kê,

truyền qua một kênh với độ lợi h và có tạp cộng trắng Gauss n(t) với giá trị

trung bình bằng không. Gọi W là băng thông tín hiệu, T là thời gian quan sát.

Mục tiêu là xác định xem có một tín hiệu xuất hiện (H1) hay không (H0). Tín

2 i

∑

1 =

hiệu ở hai trạng thái này được mô tả như sau:

∑

1 =

(2.43)

trong đó: n - tạp cộng trắng Gauss; s - tín hiệu hữu ích. Ký hiệu N0 là mật độ

rE N 0

phổ công suất của tạp. Đặt , trong đó Er là năng lượng của tín hiệu thu

được dưới 2 giả thiết.

∑ 2 n i

1 =

1 N W 0

(2.44) Với giả thiết H0:

(0,2

)

2W. Vì

N W , E tuân theo luật phân bố 2χ trung tâm 2Λ bậc.

in Normal

2χ phi trung tâm

Tương tự như vậy với giả thiết H1, E tuân theo luật phân bố

với 2Λ bậc và tham số lệch tâm 2γ, trong đóγ là SNR. λ là ngưỡng phát

hiện. Kí hiệu

H µσ để mô tả giả thiết Hi với kỳ vọng

iµ và phương sai

2 i

2 iσ

của nguồn năng lượng tạp hoặc tín hiệu:

(2.45)

  

2 , µ σ 0 0 2 , µ σ 1 1

Nếu sử dụng các phép thống kê E dưới 2 giả thiết, các xác suất Pd, Pfa

Trong đó ni là số mẫu có được bằng việc lấy mẫu n(t) tại tần số Nyquist

(2.46)

dP Q =

  

  

λ µ − 1 σ 1

(2.47)

faP

  

  

λ µ − 0 σ 0

được xác định bởi:

Một bộ phát hiện năng lượng cũng có thể thao tác với tín hiệu trong miền

tần số giống như trong máy phân tích phổ. Trong trường hợp này, băng tần

cần quan tâm được tách ra bằng cách lọc bỏ những tần số không mong muốn

Hình 2.4. Sơ đồ khối bộ phát hiện năng lượng vùng tần số

ở miền tương tự hoặc miền số. Một kỹ thuật phổ biến là sử dụng các bộ biến

Thông thường, để đánh giá và so sánh các thuật toán phát hiện khác

nhau, một tham số làm việc quan trọng của bộ phát hiện là “Đặc tính hoạt

đổi FFT và tính trung bình [45], như trong Hình 2.4.

dụng, đó là đường cong mô tả mối liên hệ giữa xác suất phát hiện với xác suất

cảnh báo lầm, hoặc mối liên hệ giữa xác suất phát hiện với tỷ số SNR trong

động máy thu” (Receiver Operating Characteristic - ROC) thường được sử

này chưa phản ánh được toàn bộ đặc tính của bộ phát hiện. Bộ phát hiện còn

có thể được đánh giá bằng “độ phức tạp mẫu” [73]. Tham số này xác định

cách thức mà kích thước mẫu N sẽ thay đổi một cách phù hợp với sự thay đổi

SNR để đạt được các xác suất Pfa và Pd (hoặc Pm) xác định trước.

So sánh với các bộ phát hiện có kích thước mẫu cố định (Fixed Sample

Size - FSS) sử dụng tiêu chuẩn thử Bayes hay Neyman-Pearson, cảm nhận

phổ nối tiếp thực hiện nhanh hơn rất nhiều ở khía cạnh tiêu chuẩn số mẫu

trung bình (ASN - Average Sample Number).

Một lớp đặc biệt phép thử nối tiếp gọi là thử tỉ lệ xác suất nối tiếp

(Sequential Probability Ratio Test - SPRT), được phát minh bởi Wald [92].

Phương thức này hiệu quả trong phát hiện tối ưu và các bài toán xác định sự

thay đổi đột ngột trong điều kiện SNR thấp và có ít mẫu phân tích. [68] đã

chứng minh SPRT là tối ưu ở khía cạnh xác suất phát hiện và xác suất báo

nhầm và thời gian phát hiện, và SPRT cần trung bình 1/4 số mẫu mà phép thử

với số mẫu cố định (Fixed Sample Size - FSS) cần. ASN hữu ích khi cho

thấy bộ phát hiện phản ứng nhanh như thế nào với sự thay đổi phổ.

Trong nội dung nghiên cứu của luận án, tiêu chuẩn Neyman-Pearson

điều kiện ràng buộc một xác suất cảnh báo lầm cố định. Tuy nhiên tham số

được sử dụng làm tiêu chuẩn đánh giá khả năng phát hiện của bộ cảm nhận

phổ. Phương pháp phát hiện nối tiếp được sử dụng với mục tiêu cải thiện tốc

Trên cơ sở các nghiên cứu tổng quan về mô hình CR, chức năng của

SDR nói chung, chức năng cảm nhận phổ nói riêng trong CR, các thuật toán

cảm nhận phổ và lý thuyết nền tảng về bài toán phát hiện tín hiệu, một mô

hình SDR thực hiện chức năng cảm nhận phổ dải rộng (Wideband Sensing

Block - WSB) cho CR được đề xuất như Hình 2.5.

Mô hình bộ WSB gồm có 4 khối chức năng chính: (1) Khối cảm nhận

toàn dải (Full Band Sensing Block - FBSB); (2) Khối cảm nhận đơn kênh

(Single Channel Sensing Block - SCSB); (3) Cơ sở dữ liệu (CSDL) phổ tần

số, và (4) Khối tương tự.

độ phát hiện. 2.3 Giải pháp cảm nhận phổ dải rộng bằng mô hình vô tuyến kép

Hình 2.5. Mô hình cảm nhận phổ băng rộng cho CR

Khối FBSB có nhiệm vụ liên tục quét toàn giải tần, đo đạc đánh giá các

tham số về tín hiệu và tạp âm trong từng kênh. Các tham số này bao gồm: (1)

Mức tạp âm nền; (2) Trạng thái băng trống hay đó bị chiếm; (3) Vị trí tín hiệu

pilot (nếu có). Dữ liệu đánh giá được lưu trữ trong CSDL.

Khối cảm nhận đơn kênh (SCSB) sử dụng CSDL để cài đặt các tham số

khởi tạo và thực hiện cảm nhận theo một thuật toán phù hợp với các tham số

của kênh cần cảm nhận. Tham số khởi tạo là số mẫu trung bình (Navg) để phát

hiện tín hiệu với mức SNR đã được lưu trữ. Hình 3 mô tả mối quan hệ giữa

giá trị Navg và SNR với ràng buộc các giá trị xác suất Pd và Pfa cho trước.

CSDL được cập nhập liên tục bởi khối FBSB và được sử dụng bởi bộ

SCSB làm tham số khởi tạo của thuật toán cảm nhận. Việc có một CSDL

kênh nói riêng cũng như toàn hệ thống nói chung:

1. Việc đánh giá chính xác mức tạp âm nền cũng như tỉ số SNR trong

kênh cho phép bộ cảm nhận đơn kênh làm việc được với các kênh có tỉ

số SNR nhỏ, làm tăng cơ hội sử dụng phổ cho CR mà vẫn đảm bảo

không làm ảnh hưởng tới hoạt động của PU.

2. Đối với các kênh có SNR lớn, các tham số cài đặt cho bộ phát hiện đơn

kênh cho phép thời gian cảm nhận nhanh hơn, sử dụng tài nguyên phần

cứng ít hơn mà vẫn đảm bảo hiệu quả cảm nhận.

3. Một CSDL tần số chi tiết cho phép CE chọn lựa ra danh sách các tần số

hoạt động tốt nhất cho CR trên nhiều phương diện như mức tạp âm nền,

tần số hoạt động tin cậy hay tần suất sử dụng băng thông,… Qua đó,

CE có thể chọn lựa các kênh ít được PU sử dụng và có chất lượng

được cập nhật liên tục mang đến nhiều lợi điểm cho hoạt động của bộ thu đơn

Khối tương tự gồm có các thành phần chính: anten, khuếch đại tạp âm

thấp, bộ trộn, các bộ ADC và THTS cho hai tuyến thu. Bộ THTS được điều

đường truyền tốt, đảm bảo cho kết nối CRN bền vững.

khiển bằng thuật toán phần mềm để tăng tốc độ khóa và tiết kiệm năng lượng.

Nghiên cứu chi tiết về bộ THTS và thuật toán được trình bày trong chương 3.

căn cứ lý thuyết nguyên lý hoạt động của bộ cảm nhận phổ sử dụng bộ phát

hiện năng lượng. Như trong phân tích, trong một phép thử thống kê trên

nguồn tín hiệu cần phát hiện, khi giá trị Navg là số mẫu quan sát đủ lớn, nghiên

cứu của Urkowitz [87] đã chứng minh phép thử sẽ tuân theo luật phân bố

Gauss với hai trạng thái: H0 khi chỉ có tạp âm, và H1 khi có tín hiệu cộng tạp

âm. Kí hiệu

iµ và

iσ là giá trị trung bình và phương sai của nguồn năng

lượng trong hai trạng thái, phương trình (2.45) được viết lại như sau:

2 σ n

avg

4 σ n

avg

µ 0

2 σ 0

(2.48)

2 σ n

avg

N p avg

4 σ n

avg

2 σ n

avg

µ 1

2 σ 1

   

trong đó

= là công suất trung bình

p s

nσ là mật độ công suất của tạp âm,

2 s N

của tín hiệu và Navg là số mẫu quan sát. Tỷ số tín/tạp (SNR) được định nghĩa

SNR

là

. Khi Navg đủ lớn, theo lý thuyết giới hạn trung tâm, các

p = Nσ

s 2 n

2 σ n

avg

xác suất Pfa và Pd được xác định bằng các công thức [69]:

2 σ n

(2.49)

P fa

avg N 2

  

  

λ µ − 0 σ 0

λ − 2 σ n

avg

   

   

−

avg

)

(2.50)

P d

  

  

λ µ − 1 σ 1

( 2 σ n 2 σ n

σ n

avg

   

   

Gọi Pd-des và Pfa-des là các xác suất phát hiện và xác suất cảnh báo lầm mong

1 −

muốn cần đạt được,

và

là các hàm Q nghịch đảo của Pd-des và Pfa-

d des −

fa des −

des. Sử dụng tiêu chuẩn đánh giá Neyman-Pearson, với một ràng buộc ban đầu

về giá trị xác suất cảnh báo lầm Pfa-des mong muốn, từ cặp công thức (2.49),

(2.50) và công thức tính SNR, thực hiện biến đổi ngược, sẽ có:

Để xây dựng thuật toán hoạt động cho từng khối cảm nhận phổ, dựa trên

Ngưỡng tín hiệu cần đặt trong bộ so sánh là:

(2.51)

λ µ σ − + 0

fa des −

( 1 Q P

)

SNR

)

−

)

fa des −

d des −

)

(  1 − Q P 

 

(2.52)

Số mẫu trung bình, Navg, là:

avg

( 1 − Q P SNR

Công thức (2.52) trên cho thấy nếu thông tin về SNR được xác định

trước, thì tín hiệu có thể được phát hiện với các ràng buộc về xác suất phát

hiện và xác suất cảnh báo lầm cho trước với một giá trị SNR bằng cách tăng

thời gian cảm nhận (tương ứng với việc tăng Navg). Với các tham số về xác

suất phát hiện và xác suất cảnh báo lầm mong muốn cho trước, từ công thức

(2.52) có thể xây dựng đường cong liên hệ giữa hai tham số Navg và SNR. Đồ

thị hình 2.6 cho thấy, giả sử đặt điều kiện xác suất cảnh báo lầm là Pfa=0,1, để

phát hiện được tín hiệu trong kênh có tỷ số SNR bằng -5dB, cần số mẫu trung

bình, Navg, bằng 68 mẫu, trong khi nếu SNR bằng -15dB, số mẫu trung bình

cần cài đặt là 493 mẫu. Khi CE yêu cầu độ chính xác cảm nhận lớn hơn, giả

Hình 2.6. Mối liên hệ giữa Navg và SNR ứng với Pfa khác nhau

sử Pfa=0,05, với SNR=-5dB, số mẫu Navg=106, đối với SNR=-15dB, số mẫu

Navg=768. Có thể thấy giá trị Navg thay đổi rất nhiều khi các tham số ràng

buộc từ CE (xác suất cảnh báo lầm) và tham số môi trường (tỷ số SNR trong

kênh cần phát hiện) thay đổi.

Tuy nhiên [82] đã chỉ ra rằng luôn tồn tại một giá trị không chắc chắn

(uncertainty) về tham số tạp âm, ở đó giá trị công suất tạp danh định

nσ nằm

trong một giới hạn

1ρ > là tham số đặc trưng cho sự

( 1 /

)

2 2 ,n ρ σ ρσ n

 

 với 

không chắc chắn, hay sự thăng giáng công suất tạp. Vì vậy tồn tại một giới

hạn được gọi là “Tường chắn SNR” (SNR Wall) là giới hạn bộ phát hiện năng

lượng có thể phát hiện được tín hiệu.

SNR

(2.53)

wall

2 1 − ρ

Hình 2.7. Navg để phát hiện tín hiệu với tham số thăng giáng tạp khác nhau

SNR

)

−

( 1 − Q P

)

fa des −

d des −

( 1 − Q P

)

 

 

Khi đó:

(2.54)

avg

SNR ρ −

−

1 ρ

  

  

  

  

Hình 2.7 mô tả ảnh hưởng của hệ số ρtới giới hạn phát hiện tín hiệu.

Khi

0ρ= (trường hợp lý tưởng), có thể phát hiện tín hiệu với mức SNR

0,1dB

1dB

ρ=

ρ =

bất kỳ. Khi

, SNRwall bằng -27dB. Nhưng khi

, SNRwall tăng

lên tới -7dB, nghĩa là sẽ không thể phát hiện tín hiệu dưới mức ngưỡng này dù

tăng Navg lên đến vô cùng.

Hai giá trị Pd và Pfa nằm trong giới hạn (0,1). Thông thường mong muốn

Pfa càng nhỏ càng tốt và Pd càng lớn càng tốt. Công thức (2.54) trên cho thấy

nếu thông tin về SNR được xác định trước, thì tín hiệu có thể được phát hiện

với các ràng buộc về xác suất phát hiện và xác suất cảnh báo lầm cho trước

với một giá trị SNR bằng cách tăng thời gian cảm nhận (tương ứng với việc

tăng Navg).

- Khi trong kênh có tín hiệu phát xạ mạnh, tức là SNR lớn, thì chỉ cần

một số mẫu Navg nhỏ là đủ để phát hiện. Tuy nhiên khi tín hiệu yếu, SNR nhỏ,

cần một số mẫu Navg lớn mới có thể phát hiện được tín hiệu. Giá trị giới hạn

Navg_max phụ thuộc vào tham số ρcủa tạp âm.

- Ở ngữ cảnh hoạt động của CR, trong nhiều tình huống, sẽ không có

thông tin về tạp âm hay trạng thái kênh được cung cấp, vì vậy thuật toán phát

hiện cần phải ước lượng các thông tin này.

Các kết luận trên là căn cứ cơ bản để xây dựng thuật toán hoạt động của

bộ WSB. Mục tiêu của bộ FBSB là đi xác định giá trị Navg hợp lý và các tham

số về tạp âm, tín hiệu cho từng kênh và lưu vào cơ sở dữ liệu. Các giá trị này

sau đó được bộ SCSB sử dụng để cài đặt khởi tạo các tham số cho thuật toán

cảm nhận.

CSDL được cập nhập liên tục bởi khối FBSB và được sử dụng bởi bộ cảm

nhận đơn kênh làm tham số khởi tạo của thuật toán cảm nhận. Các giá trị

trung bình, phương sai của tạp âm và tín hiệu (trong trường hợp kênh có tín

hiệu phát) được bộ FBSB đánh giá ước lượng. Có nhiều thuật toán đánh giá

các tham số trên. Nghiên cứu [32] chỉ ra rằng trong đa số trường hợp, có thể

nhận dạng tín hiệu thông qua giá trị đặc trưng phương sai tích lũy của nó, khi

tham số này thay đổi lớn đối với tín hiệu, nhưng phẳng đối với trường hợp chỉ

có tạp, sự khác biệt xảy ra chủ yếu ở vùng tần số thấp trong kênh, đặc biệt

trong miền giữa hàm sinc đối với các tín hiệu điều chế số. Trong [77], băng

tần được chia thành 2 phần và so sánh năng lượng để xác định vùng nào là tạp

âm và vùng nào là tín hiệu. Trong [66], giá trị phương sai tín hiệu và tạp âm

2.3.1 Ước lượng tham số trạng thái kênh và tính giá trị Navg

luận án, phương pháp đánh giá tham số tạp âm và tín hiệu trong kênh do [77],

[32], [73] và [62] mô tả được áp dụng.

Gọi n là tạp âm, s là tín hiệu, µn0, σn0 là giá trị trung bình và độ lệch của

tạp âm trong kênh, µs0, σs0 là giá trị trung bình và độ lệch của tín hiệu trong

kênh, µP là giá trị trung bình của tín hiệu pilot (trong trường hợp cấu trúc tín

hiệu có pilot). Gọi ˆ

µ σ µ σ là các giá trị tham số tạp âm và tín hiệu

được đánh giá thông qua hệ thống đa anten,... Trong phạm vi nghiên cứu của

2 σ

2 µ

−

Từ định nghĩa

và

, giá trị trung bình của X sau N

]iE Xµ= [

2 i

 E X 

 

mẫu là

= ∑ , các tham số được tính toán như sau [62]:

1 N N = i 1

Giá trị trung bình của tạp âm:

ˆ µ

được đánh giá tại mẫu thứ N. Kí hiệu E[x] là kỳ vọng của biến ngẫu nhiên X.

n i

µ n

∑

[ ] E n

1 N

  

  

  

  

1 =

(2.55)

ˆsN sµ µ= 0

Tương tự, giá trị trung bình của tín hiệu: (2.56)

−

2 ˆ σ sN

avg

2 µ sN

 E s 

 

Phương sai tín hiệu:

2 i

µ si

∑

1 N

 −  

  

1 =

(2.57)

−

avg

2 µ nN

2 ˆ σ nN

 

Đánh giá phương sai và độ lệch của tạp âm:

−

n i

2 µ n 0

∑

1 N

  

  

  

1 =

  

  

   

   

−

n n i

2 µ n 0

∑ ∑

 E n n 

 

1 N

1 =

 E n        

  

(2.58)

j≠ bất kỳ, nên:

2 µµ µ n n

] E n E n i

[

 E n n 

 

 

 

−

2 ˆ σ nN

2 µ n 0

∑

∑∑

 2 E n  i

 

 E n n 

 

1 2 N

1 =

≠

Vì đối với tạp âm, với i

2 2 µ µ − n n 0 0

∑

∑∑

( 2 2 σ µ + n n 0 0

)

1 2 N

1 =

≠

2 2 µ µ − n n 0 0

2 σ n 0

( 2 2 σ µ + n n 0 0

)

1 N

− N

1 N

(2.59)

Như vậy:

ˆnN σ σ=

1 n N

(2.60)

Có thể thấy, khi số mẫu quan sát N tăng lên càng lớn, phương sai (độ

1 N

lệch) của tạp âm càng giảm, với hệ số tỷ lệ giảm bằng . Khi chu trình

ước lượng tạp âm kết thúc, sẽ đo được giá trị ˆnNσ . Tại thời điểm này, giá trị

σ σ=

độ lệch ban đầu sẽ được tính ngược lại theo:

nN N

(2.61)

Ước lượng hệ số thăng giáng tạp và số mẫu trung bình Navg_max:

niσ là công suất

Để ước lượng giá trị ρ, theo [73], tại lần quan sát i, gọi

ρ i

2 ˆ n σ 2 σ ni

của tạp âm đo được, thì tỷ số gọi là hệ số thăng giáng tạp tại thời điểm

max

}

{ ,..., N ρ ρ ρ 2

SNR

quan sát i. Sau N lần quan sát, hệ số thăng giáng tạp ρ được xác định là:

wall

2 1 − ρ

Vậy: . Sau khi xác định được giá trị tường chắn SNRwall,

SNR

)

wall

fa des −

d des −

( 1 − Q P

)

 

 

giá trị Navg_max tối đa cần đặt là:

avg

_ max

SNR

wall

( 1 − Q P − [

]

(2.62)

Giá trị này được lưu vào CSDL cùng với các tham số ước lượng khác.

Ước lượng băng thông tín hiệu trong kênh:

f ∆

Khi thực hiện phân tích phổ tín hiệu với độ dài FFT bằng NFFT, và tần số

FFT

Hiển nhiên độ phân dải tần số là tỉ lệ nghịch với độ dài dữ liệu phân tích.

Việc xác định một độ dài NFFT phù hợp với từng dạng tín hiệu điều chế sẽ

mang lại nhiều lợi điểm. Đối với các tín hiệu băng hẹp, cần một NFFT lớn để

lấy mẫu fs, thì độ phân dải tần số đầu ra bộ FFT là

tín hiệu trong kênh. Tuy nhiên NFFT lớn cũng đồng nghĩa với thời gian biến

độ phân dải tần số đầu ra bộ FFT chứa tối thiểu một vài thành phần tần số của

mức tín hiệu trong bình trong kênh.

Hình 2.8 mô tả phân tích phổ tín hiệu 10 kênh có băng thông khác nhau

sử dụng kích thước NFFT bằng 128 và 16.384 điểm, cho thấy đối với các kênh

băng hẹp (như các kênh có tần số trung tâm nhỏ hơn 15 MHz), cần một kích

thước FFT lớn (16.384 điểm) để có thể đo chính xác mức năng lượng tín hiệu.

Tuy nhiên đối với các kênh có băng thông lớn (tại tần số lớn hơn 40 MHz) thì

đổi FFT dài. Đối với tín hiệu băng rộng, một NFFT nhỏ là đủ để ước lượng

có thể sử dụng kích thước FFT nhỏ (128 điểm) để giảm thời gian phân tích,

mà mức năng lượng đo được không bị suy giảm.

(a) NFFT=128 (b) NFFT=16.384 Hình 2.8. Phân tích phổ với độ dài NFFT khác nhau

Giải pháp ước lượng băng thông tín hiệu trong kênh là:

- Đặt khởi tạo số điểm NFFT = NFFT_ini có độ dài trung bình (không quá

lớn hoặc quá nhỏ), đảm bảo độ phân dải tần số để mỗi kênh có số lượng vạch

phổ bằng NFFT_chan_desired ấn định.

- Thực hiện phân tích phổ. Đếm các vạch phổ có mức năng lượng lớn.

Nếu số vạch phổ thu được, Nchan , nhỏ hơn một giá trị NFFT_chan_min thì xác định

tín hiệu trong kênh là băng hẹp và cần tăng NFFT trong các phân tích tiếp theo.

Nếu số vạch phổ lớn hơn một giá trị NFFT_chan_max thì xác định tín hiệu trong

kênh là băng rộng và có thể giảm NFFT trong các phân tích tiếp theo.

cài đặt, số điểm FFT cần điều chỉnh tối ưu, NFFT_opt, sẽ là:

(2.63)

FFT medium FFT chan desired

chan

FFT opt _

Tuy nhiên để bộ biến đổi FFT hoạt động hiệu quả, trên thực tế cần đặt

NFFT là một số nguyên là lũy thừa của 2. Vì vậy cần đặt NFFT về giá trị

NFFT_adap là lũy thừa của 2 nhỏ nhất nhưng lớn hơn NFFT_opt . Tức là, chọn một

số n nguyên để:

Để có thể thu được NFFT_chan_desired vạch phổ có mức năng lượng lớn như

N

(2.64)

FFT adap _

FFT opt _

= 

 

2.3.2 Ước lượng tham số bằng khối cảm nhận toàn dải tần

Khối cảm nhận toàn dải FBSB có nhiệm vụ liên tục quét toàn dải tần

công tác, đo đạc đánh giá các tham số về tín hiệu và tạp âm trong từng kênh.

Hình 2.9. Sơ đồ khối bộ cảm nhận phổ toàn dải

Khối FBSB gồm có các khối chức năng chính như hình 2.9: (1) Khối

khởi tạo tham số và điều khiển: thực hiện khởi tạo tham số ban đầu và điều

khiển tới các khối khác theo các tham số; (2) Tổ hợp tần số (THTS): cung cấp

các tần số dao động nội để đưa băng tần cần phân tích về giải thông của ADC,

đồng thời tạo nguồn xung clock tới bộ ADC để cấu hình tốc độ lấy mẫu. Các

khối xử lý tín hiệu tương tự: anten, khuếch đại LNA, trộn, ADC; (3) Bộ phân

tích phổ tín hiệu: gồm bộ FFT khả cấu và bộ tính năng lượng tần số đơn

Goertzel; (4) Bộ bình phương tín hiệu; (5) Bộ tính toán trung bình dữ liệu; (6)

Khối thuật toán đánh giá kênh; (7) Cơ sở dữ liệu tham số các kênh trong toàn

dải tần. Thuật toán thực thi bộ FBSB như Hình 2.10.

Bộ FBSB toàn bộ dải tần công tác của CR, tính toán đánh giá các tham

số trong các kênh được quét và cập nhật các tham số vào trong hệ cơ sở dữ

liệu. Các tham số này được sử dụng như các tham số khởi tạo cho bộ SCSB

khi khối này thực hiện thuật toán phát hiện tại kênh đó khi CE yêu cầu. Thuật

toán cụ thể như sau:

Hình 2.10. Lưu đồ thuật toán thực thi bộ cảm nhận phổ toàn dải

(1) Khởi tạo: Khi bắt đầu FBSB cần thực hiện chuyển băng tần RF cần

phân tích xuống băng gốc. Mỗi một băng tần RF có thể chứa nhiều kênh. Các

kênh sẽ được đánh giá song song. FBSB cần khởi tạo cơ sở dữ liệu trong

trường hợp thiết bị mới được bật nguồn, ngược lại cơ sở dữ liệu lưu trữ sẽ

được tham chiếu tới và tiếp tục cập nhật trong các chu kỳ cảm nhận tiếp theo.

Để thực hiện chu trình cảm nhận phổ, cần khởi tạo các hệ số độ dài phân tích

Nfft và số mẫu trung bình Navg.

(2) Đánh giá tham số các kênh: bước này FBSB ước lượng tham số các

kênh trong băng tần đang được điều hưởng sau mỗi chu kỳ FFT. Các kênh

được ước lượng song song. Quá trình ước lượng tham số kết thúc khi Navg đạt

ngưỡng Navg_max đặt trước. Tham số thăng giáng tạp âm được cập nhật lại.

(3) Sau khi cập nhật dữ liệu kênh, bộ THTS được điều hưởng sang băng

tần tiếp theo và thuật toán tiếp tục đến hết dải tần công tác của CR.

Hình 2.11. Cảm nhận các kênh có mức SNR khác nhau

Thời gian thực hiện các giai đoạn khác nhau của thuật toán cảm nhận đã

được phân tích ở trên. Hai nền tảng thông dụng nhất hiện nay để thực hiện

thuật toán là DSP và FPGA. Mô hình bộ cảm nhận phổ sử dụng bộ DSP được

mô tả trong [97], trong đó các tham số thời gian thực thi được tính toán trên

cơ sở hoạt động nối tiếp của bộ DSP.

Trong nội dung luận án, mô hình thực thi thuật toán sử dụng công nghệ

FPGA, tận dụng một trong những lợi thế nổi bật của nền tảng này là khả năng

tính toán song song. Hình 2.11 thể hiện 4 kênh thông tin với các mức SNR

khác nhau (từ -10dB, -13dB, -16dB và -19dB) được thực hiện cảm nhận đồng

thời. Kết quả mô phỏng cho thấy khi tỷ số SNR càng lớn, thời gian cảm nhận

tín hiệu càng nhỏ, cho phép bộ cảm nhận phổ kết thúc nhanh cảm nhận.

2.3.3 Thuật toán điều chỉnh tốc độ lấy mẫu để phát hiện pilot

Như [95] đã chỉ ra khi phát hiện tín hiệu PU băng hẹp, trong trường hợp

vị trí tần số của tín hiệu PU không nằm trong vị trí của các thành phần tần số

đầu ra bộ FFT như Hình 2.12.

Hình 2.12. Vị trí tín hiệu pilot nằm lệch các khay tần số bộ FFT

Khi ξ nằm lệch khỏi các thành phần tần số đầu ra bộ FFT, tỷ số SNR ở

hai thành phần tần số lân cận (k và k+1) sẽ nhỏ nhất và PU sẽ khó bị phát hiện

nhất. [95] khẳng định khi tăng kích thước FFT sẽ làm tăng được tỷ số SNR.

Trên cơ sở nghiên cứu này, luận án xây dựng thuật toán sử dụng biến đổi

Goertzel để đánh giá chính xác biên độ các thành phần tần số băng hẹp.

Tuy nhiên không giống như [95], cần tăng số điểm FFT để có thể đưa

thành phần tần số pilot vào gần tâm khay tần số, giải pháp xử lý tín hiệu luận

án đưa ra sẽ thay đổi tốc độ lấy mẫu tín hiệu với bước tần nhỏ. Mô hình cấu

trúc thực thi thuật toán như Hình 2.13.

Hình 2.13. Sơ đồ khối tìm chính xác tần số pilot

Ý tưởng của thuật toán là điều khiển khối THTS kiểu DDS để tạo ra các

tần số lấy mẫu khác nhau điều khiển vào bộ ADC. Tần số lấy mẫu được tính

toán để đưa thành phần tín hiệu pilot băng hẹp vào chính xác vị trí tâm của

các bin tần số sau bộ biến đổi FFT.

Gọi tần số lấy mẫu ban đầu là fs, tín hiệu băng hẹp có tần số là fc nằm tại

một vị trí giữa các bin tần số fk và fk+1. Cần tính tần số fs1 để fc nằm tại vị trí k

khi phân tích tập N điểm mẫu dữ liệu mới sử dụng tần số lấy mẫu fs1. Với tần

N f . k f

Bắt đầu

Khởi tạo: Đặt Fs, N, k

Tính toán: fs*max=fs[1+1/Nk] Tính thành phần tần số thứ k X[k]=G(fs*,N,k)

So sánh tìm X[k] max Thay đổi tần số lấy mẫu fs*=fs*+DeltaF

fs*>fs*max?

Xác định vị trí X[k] max

Kết thúc

(2.65) số lấy mẫu fs chỉ số k của thành phần tần số fk là:

Hình 2.14. Thuật toán xác định chính xác vị trí tần số tín hiệu pilot

ξ∈

(

)0,1

kf ξ+ với

Như vậy trong trường hợp tín hiệu PU nằm tại tần số

kf ξ+ vào

cần phải điều chỉnh các tham số ở vế phải của biểu thức để có thể đưa

đúng vị trí thứ k (thành phần tần số thứ k) hoặc vị trí thứ (k+1) (thành phần

tần số thứ k +1). Với độ dài chuỗi dữ liệu N không đổi, để thực hiện điều này

N f . k

cần phải thay đổi tần số lấy mẫu fs .Từ (2.65), tần số lấy mẫu là:

Hiển nhiên fs và fk tỷ lệ thuận với nhau (khi tăng fs thì fk cũng sẽ tăng và

kf ξ+ nằm tại khay tần số

N f (

. ) ξ

. ξ

ngược lại). Gọi fs1 là tần số lấy mẫu mới để cho tần số

+ ∆ k

N f . k

N f . ∆ k

. ξ s k

thứ k, ta có: (2.66)

* sẽ được

Khi ξ chạy từ 0 đến 1 tần số lấy mẫu sẽ chạy từ fs đến [fs+ fs/k].

Để xác định được chính xác tần số fc của PU, tần số lấy mẫu fs

[1 (1

)]

÷ +

sf∆ đặt trước (giới hạn

1 k

điều chỉnh dần trong phạm vi với bước tần

sf∆ phụ thuộc vào giới hạn phân giải tần số của bộ tổ hợp tần

* lớn nhất chính là giá trị tần số sóng mang của PU. Từ đó

minimum của

số DDS). Giá trị fc

thuật toán xác định chính xác tần số pilot được xây dựng như Hình 2.14.

Việc đánh giá chính xác tần số pilot cho phép bộ cảm nhận đơn kênh đo

cường độ tín hiệu pilot lớn nhất, đồng nghĩa với việc cho phép phát hiện tín

hiệu với mức SNR nhỏ nhất có thể. Việc điều chỉnh tần số lấy mẫu được thực

hiện bằng bộ THTS DDS sẽ được trình bày chi tiết ở phần sau.

2.3.4 Bộ cảm nhận đơn kênh

Bộ cảm nhận phổ đơn kênh SCSB có chức năng phát hiện tín hiệu trong

kênh khi CE yêu cầu. Thuật toán hoạt động của bộ SCSB như Hình 2.15. Khi

được yêu cầu thực hiện cảm nhận tại kênh tần xác định, bộ SCSB thực hiện

các bước:

(1) Khởi tạo: Điều hưởng băng tần cần phân tích về băng gốc; Đọc các

giá trị tham số khởi tạo trong kênh đã được đánh giá từ bộ FBSB.

(2) Kiểm tra trạng thái có tham số tín hiệu phát trong CSDL:

- Nếu cơ sở dữ liệu đã có thông tin trong quá khứ về tham số tín hiệu

phát, thông tin về tín hiệu pilot sẽ được kiểm tra.

- Nếu có thông tin về vị trí tín hiệu pilot, bộ cảm nhận phổ sử dụng thuật

toán điều chỉnh tốc độ lấy mẫu để thực hiện cảm nhận phát hiện tín hiệu pilot.

pλ

Mức năng lượng đo được, Ep, được so sánh với mức ngưỡng tín hiệu pilot,

Hình 2.15. Thuật toán hoạt động của bộ cảm nhận phổ đơn kênh

- Nếu không có thông tin về tín hiệu pilot, thực hiện thuật toán cảm nhận

phổ với thao tác với tín hiệu trong kênh: Đọc mức SNR, băng thông tín hiệu,

tham số tạp âm trong CSDL; Các xác suất Pd và Pfa yêu cầu từ CE. Tính toán

cλ

giá trị Navg phù hợp theo công thức (2.52), tính toán mức ngưỡng so sánh

theo công thức (2.51). Cài đặt NFFT phù hợp theo băng thông. Xác lập thuật

toán điều khiển bộ THTS theo ràng buộc về công suất tiêu thụ tối đa được

phép. Thực hiện cảm nhận, đo năng lượng Ec và so sánh với ngưỡng.

- Nếu cơ sở dữ liệu trong quá khứ không có thông tin về tín hiệu phát

(nghĩa là băng trống), mức tạp âm nền được so sánh với thuật toán cảm nhận

phổ tinh để phát hiện tín hiệu với mức SNR thấp nhất có thể: Đặt NFFT và Navg

về mức cảm nhận tinh và thực hiện cảm nhận.

(3) Kết quả cảm nhận được gửi đến CE thông qua giao diện SDR-CE.

Các bảng tham chiếu mô tả mối liên hệ giữa Navg với SNR và các điều

kiện ràng buộc về Pd và Pfa được lưu trữ sẵn và sẽ được bộ phát hiện năng

lượng gọi ra khi cài đặt các tham số khởi tạo.

Đối với mô hình bộ cảm nhận truyền thống, các khối chức năng có cấu

trúc cố định, không thay đổi dù cho trạng thái kênh hoặc băng tần cảm nhận là

như thế nào tại thời điểm cảm nhận. Vì thế hiệu năng hoạt động của hệ thống

chưa tối ưu về khía cạnh tốc độ cảm nhận. Bộ cảm nhận phổ đơn kênh SCSB

trong mô hình này có lợi thế so với bộ cảm nhận phổ truyền thống từ việc sử

dụng thông tin về kênh cần cảm nhận do bộ cảm nhận toàn dải FBSB cập

nhật. Điều này cho phép SCSB có thể cấu hình lại và cài đặt các tham số khởi

tạo cho thuật toán cảm nhận. Ký hiệu các tham số số mẫu trung bình và thời

gian tính toán như sau:

Navg_max: Số mẫu trung bình tối đa cho một bộ cảm nhận;

Navg_opt: Số mẫu trung bình phù hợp với SNR kênh cảm nhận;

Nfft_max: Độ dài FFT tối đa cho một bộ cảm nhận;

Nfft_min: Độ dài FFT tối thiểu cho một bộ cảm nhận;

Nfft_opt: Độ dài FFT phù hợp với độ rộng băng thông kênh cảm nhận;

Khi FPGA là nền tảng phần cứng thực thi bộ cảm nhận, thời gian cảm

nhận (hay tốc độ xử lý tín hiệu) phụ thuộc vào hai tham số: Tần số xung nhịp

hệ thống cấp cho FPGA, và tốc độ tính toán của khối biến đổi FFT. Có nhiều

cấu trúc bộ FFT khác nhau thực hiện trên nền FPGA như cấu trúc cánh bướm

cơ số 2, cơ số 4, và cấu trúc xử lý luồng dữ liệu đường ống (pipelined

streaming), trong đó cấu trúc đường ống có tốc độ tính toán nhanh nhất với

thời gian tính toán bằng độ dài dữ liệu FFT. Nghĩa là, nếu gọi fclk và Tclk là tần

số và chu kỳ thời gian xung nhịp hệ thống, thì thời gian tính toán FFT cho

N T

(2.67)

T FFT

FFT CLK

FFT

f CLK

Khi sử dụng bộ cảm nhận phổ với cấu trúc cố định (FSS), để có thể cảm

nhận được tín hiệu nhỏ nhất, cần phải đặt các tham số ở mức cao nhất, tức là

Navg=Navg_max, và NFFT=NFFT_max. Thời gian cảm nhận kênh của bộ cảm nhận

cấu trúc cố định là:

(2.68)

T FSS

T FFT

avg

FFT

avg

T clk

_ max

_max

Khi ước lượng được tham số trong kênh và xác định được các giá trị

Navg_opt và Nfft_opt phù hợp, thời gian tính toán cảm nhận kênh của bộ cảm nhận

NFFT điểm là:

(2.69)

T SCSB

avg opt clk

T FFT opt _

avg opt _

FFT opt _

∈

FFT

FFT opt _

_ min

_ max

 

 

trong đó

∈

avg

avg opt _

_ min

_ max

 

 

    

Khi tỷ số SNR càng lớn, Navg_opt có thể chọn càng nhỏ. Khi băng thông

tín hiệu càng lớn thì càng có thể chọn NFFT_opt nhỏ. Như vậy thời gian cảm

nhận sẽ được cải thiện so với cấu trúc bộ cảm nhận cố định.

đơn kênh là:

2.4 Xây dựng mô hình bộ cảm nhận phổ trên nền FPGA

Bộ cảm nhận phổ băng rộng sử dụng bộ phân tích phổ thời gian thực có

thể tái cấu hình, có chức năng phân tích phổ tín hiệu analog IF và đưa ra các

giá trị biên độ, pha tín hiệu miền tần số. Bộ phân tích phổ lấy số liệu được số

hóa từ sau bộ ADC. Khối xử lý số tín hiệu sử dụng công nghệ FPGA. Kết quả

mô phỏng sau đó được thực thi trên bo mạch phát triển FPGA Virtex 4

V4LCX25 của hãng Xilinx.

2.4.1 Mô hình cảm nhận phổ dải rộng

Khối xử lý tín hiệu số được thiết kế bằng công cụ phần mềm “System

Generator for DSP” của Xilinx (SysGen) như hình 2.16. Đây là môi trường

thiết kế chạy trên nền MatLAB Simulink. Sysgen cung cấp một tập thanh

công cụ các khối chức năng cho người sử dụng thiết kế các hệ thống xử lý tín

hiệu số trên nền công nghệ FPGA của Xilinx. Trong thiết kế trên, khối FFT sẽ

Hình 2.16. Bộ cảm nhận phổ dải rộng

được biên dịch và trở thành một khối thành phần được nạp trên chip FPGA

Virtex4. Khối bộ tạo tín hiệu sử dụng các khối chức năng trong bộ công cụ

Source của Simulink, tạo ra các tín hiệu điều chế FM, AM, SSB,… tại các tần

số sóng mang khác nhau, nguồn tín hiệu âm tần là dao động sóng sine hoặc bộ

tạo tín hiệu Chirp trong giải âm tần. Tín hiệu điều chế sau đó được điều chỉnh

mức qua bộ khuếch đại Gain cho phù hợp với mức tín hiệu thu thực tế. Khối

phân tích và lưu trữ phổ FFT lấy tín hiệu đầu vào từ bộ ADC. Tín hiệu miền

thời gian được đưa vào khối FFT để thực hiện phân tích phổ với tốc độ clock

hệ thống là 100MHz. Kết quả đầu ra được lưu trữ trong khối tính TrungBinh.

Bộ FFT là một IP Core thực hiện tính toán biến đổi DFT thuận hoặc DFT nghịch với NFFT = 2m (m = 3 đến 16) điểm. Dữ liệu đầu vào là một véctơ

NFFT giá trị phức, trong đó các thành phần thực và ảo được biểu diễn bởi bx=8

Đầu ra của khối phân tích phổ cung cấp giá trị phổ tín hiệu.

Công thức biến đổi FFT như sau:

1 −

jnk

2 / π

−

X k ( )

x n e ( )

0,1,...,

−

(2.70)

∑

0 =

Trong đó X(k) là biên độ tín hiệu tại tần số có chỉ số k, x(n) là biên độ tín

hiệu của mẫu thứ n trong miền thời gian. N là số mẫu cho một khung biến đổi

FFT. Thiết kế khối phân tích và biển đổi phổ tín hiệu như Hình 2.17.

đến 24 bit. Tương ứng với nó là các hệ số pha được biểu diễn bởi bw=8-24 bit.

Hình 2.17. Khối phân tích phổ và biến đổi FFT

Các thành phần thực và ảo của X(k) là xk_re và xk_im, trong đó:

im k

X k ( )

0,1,...,

−

(2.71)

Cường độ A(k) và góc pha φ(k) tín hiệu tại tần số thứ k được xác định

A k ( )

theo các công thức (3) và (4).

arctn

k ( ) φ =

(2.72)

xk im _ xk re _

(2.73)

2.4.2 Bộ DDS tạo tần số lấy mẫu tín hiệu pilot Như phân trên đã phân tích về thuật toán phát hiện tín hiệu pilot, để đưa

được thành phần tần số pilot vào chính xác tâm của các khay tần số sau biến

đổi FFT, tần số lấy mẫu tín hiệu cần phải được điều chỉnh với một bước tần

đủ mịn với tốc độ nhanh. Đây chính là ưu điểm của bộ DDS. Vì trước khi

phân tích, tín hiệu đã được đưa xuống băng tần gốc trước khi lấy mẫu, nên tốc

độ lấy mẫu không cần cao, có nghĩa là hạn chế của bộ DDS về giới hạn trên

của tần số đầu ra cũng không phải là vấn đề cần quan tâm. DDS tạo ra tần số

lấy mẫu để thực hiện thuật toán phát hiện tín hiệu pilot như trong phương

trình (2.66).

Giả sử trong dải phổ tín hiệu cần phân tích B bằng 200kHz, tần số pilot

định vị tại fpilot bằng 150kHz. Vì nhiều nguyên nhân khác nhau, tín hiệu pilot

thực tế thu được sẽ nằm tại một tần số nào đó quanh tần số 150kHz trung tâm,

giả sử 150,1 kHz.

Giả sử thuật toán phát hiện pilot sử dụng phân tích FFT với độ dài N

điểm, để đạt được các khay tần số với độ phân dải ffft_res bằng 0,1kHz trong

B f

2* /

fft

fft _ 2* 200 / 0,1 4000

res =

dải DC đến 200kHz, độ dài dữ liệu cần phân tích cần là:

400(

kHz )

DDS

Với tín hiệu pilot nằm quanh vị trí tần số 150 kHz, chỉ số khay tần số của

tín hiệu này là:

fft

pilot

1500

1 B 2 1 4000*150 200 2

kHz

0, 01

f ∆ =

Thực hiện quét qua các tần số lân cận với bước nhảy tần

, số

res

tần số có thể được quét qua là:

. Như vậy

0,1

ξ =

1 n

0,1 0,01

fft _ f ∆

Cho n chạy từ -4 đến 5, các tần số cần được phân tích là fpilot_i bằng

149,96 kHz đến 150,15 kHz. Để đưa được các tần số fpilot_i vào tâm khay tần

số thứ k=1500, tần số lấy mẫu fsi mà DDS cần được thiết lập quanh tần số

fs=400kHz ban đầu là:

.s ξ k

Bảng thiết lập tần số lấy mẫu như bảng 2-1:

Tốc độ lấy mẫu cần tạo ra từ DDS là:

fs (KHz) 400 400 400 400 400 400 400 400 400 400

N 4000 4000 4000 4000 4000 4000 4000 4000 4000 4000

k 1500 1500 1500 1500 1500 1500 1500 1500 1500 1500

fk (KHz) 150 150 150 150 150 150 150 150 150 150

ξ -0,5 -0,4 -0,3 -0,2 -0,1 0 0,1 0,2 0,3 0,4

fsi (KHz) 399,867 399,893 399,920 399,947 399,973 400,000 400,027 400,053 400,080 400,107

Từ bảng thiết lập tần số cho bộ DDS, hệ số tăng pha được xác định để

cấu hình lại bộ DDS. Cấu hình thực thi bộ DDS bằng công nghệ FPGA.

Bảng 2-1. Thiết lập tần số lấy mẫu thực hiện thuật toán phát hiện pilot

Hình 2.18 là tần số đầu ra bộ DDS được sử dụng làm tần số lấy mẫu để thực

hiện phát hiện tín hiệu pilot. 5 tần số fsi liền kề với bước tần nhỏ được tạo ra.

Hình 2.18. Tần số đầu ra DDS làm tần số lấy mẫu phát hiện pilot

2.5 Mô phỏng đánh giá hoạt động của bộ WSB

Mô hình thực thi bộ cảm nhận phổ được xây dựng trên nền FPGA sử

dụng công cụ System Generator của Xilinx. Cài đặt tham số đầu vào cho mô

phỏng đánh giá tính toán số mẫu trung bình Navg: Nguồn tín hiệu mô phỏng

gồm có các tín hiệu tại các tần số khác nhau được cài đặt với cường độ tín

hiệu cố định, cho đi qua khối mô phỏng tạp âm kênh truyền AWGN với mức

SNR thay đổi từ -10dB đến -20dB. Để khảo sát khả năng phát hiện của bộ

phát hiện năng lượng với các hệ số Navg khác nhau và so sánh kết quả thực thi

thực tế với kết quả tính toán lý thuyết, các tham số hệ thống được đặt bao

gồm: Tần số clock hệ thống fs = 100 MHz; Băng tần B=50 MHz; Kênh

C=5MHz; NFFT-coarse = 128; Navg-coarse = 10. Để giảm thiểu sai số do việc tính

2.5.1 Đánh giá kênh sử dụng bộ cảm nhận toàn dải

toán các hệ số fourier, các tần số tín hiệu thu được đặt tại đúng vị trí các khay

tần số của bộ FFT. Với Nfft-coarse bằng 128, tần số cơ bản đầu ra của bộ FFT là

f0=(100/128) MHz. Các tần số đầu vào như bảng dưới.

STT

Tần số

Biên độ (V)

SNR (dBV)

-10

0,316228

-12

0,251189

f0*5

-14

0,199526

f0*10

-16

0,158489

f0*15

-18

0,125893

f0*20

-20

0,1

f0*25

Bảng 2-2. Tần số và biên độ tín hiệu cho mô phỏng bộ cảm nhận băng rộng

Hình 2.19 cho kết quả mô phỏng phát hiện 4 kênh với mức SNR thay đổi từ -

11dB đến -14dB với bước thay đổi là 1dB. Kết quả cho thấy để phát hiện

kênh phát với SNR=-11dB, cần số mẫu trung bình là Navg-11dB=180 mẫu (so

với kết quả tính toán lý thuyết là 215 mẫu), tương tự như vậy, với các kênh

sau, Navg-12dB=220 (264), Navg-13dB=300 (324) và Navg-14dB=400 (399).

Hình 2.19. Phát hiện tín hiệu với SNR = -11, -12, -13, -14 dB, Pfa=0,1

Hình 2.20 cho kết quả mô phỏng phát hiện 4 tín hiệu trong 4 kênh với mức

SNR thay đổi từ -15 dB đến -18 dB với bước thay đổi là 1dB.

Kết quả cho thấy để phát hiện kênh phát với SNR=-15dB, cần số mẫu trung

bình là Navg-15dB=480 mẫu (so với kết quả tính toán lý thuyết là 493 mẫu),

tương tự như vậy, với các kênh sau, Navg-16dB=600 (so với 609), Navg-17dB=840

(so với 755) và Navg-18dB= 1100 (so với 937).

Hình 2.20. Phát hiện tín hiệu với SNR = -15, -16, -17, -18 dB, Pfa=0,1

Hình 2.21. Đánh giá tham số tạp âm và tín hiệu

Hình 2.21 mô tả kết quả đánh giá các tham số về tạp âm và tín hiệu trong

kênh. Khi số mẫu trung bình chạy từ 1 đến 2000, giá trị trung bình của tạp âm

tiệm cận 575, độ lệch tạp âm tiệm cận 15 và tín hiệu ổn định tại ngưỡng 648.

Kí hiệu:

1µ: giá trị trung bình của tín hiệu;

0µ: giá trị trung bình của tạp âm;

0,Nσ : độ lệch chuẩn của tạp âm khi đánh giá tại N lần tính trung bình;

0σ : độ

lệch chuẩn của tạp âm tại một lần phân tích phổ.

5 2000

223

≈

Sẽ có:

N N

σ σ= 0,

Vậy sau khi thực hiện ước lượng tham số trong kênh, các số liệu tham số

648,

575,

223

kênh được lưu vào cơ sở dữ liệu là:

µ 1

µ 0

σ 0

Khi trong kênh không phát hiện tín hiệu phát xạ, các tham số giá trị

trung bình và phương sai của tạp âm nền được đánh giá ước lượng.

Hình 2.22 cho thấy hai giá trị ước lượng trên càng chính xác khi số mẫu

trung bình càng lớn. Khi số mẫu trung bình thay đổi từ 1 đến 4000, giá trị

trung bình ước lượng của tạp âm tiệm cận giá trị cài đặt mô phỏng, trong khi

Hình 2.22. Đánh giá tạp âm và mức tín hiệu phát trong kênh

bình.

đó phương sai tín hiệu giảm với hệ số bằng căn bậc hai của số mẫu tính trung

Kết quả mô phỏng cũng cho thấy số mẫu trung bình để phát hiện tín hiệu

trong kênh phù hợp với kết quả tính toán lý thuyết khi mức tín hiệu lớn. Khi

mức tín hiệu nhỏ dần, số mẫu cần có để phát hiện tín hiệu lớn hơn giá trị lý

thuyết. Tại ngưỡng SNR nhỏ hơn -20dB, số mẫu trung bình trở nên rất lớn, và

việc xác định một ngưỡng phát hiện hợp lý trở nên khó khăn hơn.

Bảng số liệu đánh giá 10 kênh được cài đặt với các mức SNR thay đổi

từ giá trị -11dB đến -20dB như bảng 2-3:

Tạp âm

Tín hiệu

T T

Phân loại

Băng thông (Hz)

Số mẫu trung bình (hoặc tối đa) (Navg)

Bảng 2-3. CSDL đánh giá 10 kênh cài đặt các mức SNR khác nhau

Pilot (Y/ N) (µP)

N Mạnh 1000 N Mạnh 2000 N Mạnh 4000 N Mạnh 8000 Yếu 16000 N Yếu 32000 N Yếu N 64000 Yếu 128000 N

180 220 300 400 480 600 840 1100 1500 4000

Trun g bình (µn0) 575 580 560 595 583 595 600 594 610 570

223 220 225 230 225 240 234 245 219 215

Trung bình (µs0) /Độ lệch (σs0) 648/50 640/52 635/45 628/55 620/60 615/54 613/76 590/80 570/85 540/80

- -

N Tạp âm N Tạp âm

T/số trung tâm (MH z) 2,5 1 7,5 2 12,5 3 17,5 4 22,5 5 27,5 6 32,5 7 37,5 8 9 42,5 10 47,5

Độ lệch (σn0)

khác nhau và sử dụng độ dài FFT khác nhau, đặt tham số mô phỏng đánh giá

10 kênh trong dải tần từ 0 đến 50MHz, với băng thông bằng 5MHz cho 1

kênh. Cài đặt băng thông tín hiệu trong 10 kênh với các độ rộng khác nhau,

tăng dần theo cấp số nhân 2. Băng thông kênh 1 bằng 5kHz, băng thông kênh

10 bằng 2,56MHz.

Hình 2.23 mô tả kết quả cảm nhận phổ tín hiệu trong kênh có băng thông

khác nhau (từ 1 kHz đến 512 kHz) bằng các bộ phân tích phổ với kích thước

Để đánh giá kết quả phân tích phổ với các kênh có băng thông tín hiệu

NFFT bằng 128 đến 16.384 điểm. Giả thiết số điểm NFFT khởi tạo ban đầu ở giá

trị trung bình bằng 2048. Kết quả mô phỏng cho thấy khi băng thông tín hiệu

nhỏ (1kHz), để đo được năng lượng tín hiệu chính xác cần phải sử dụng NFFT

kích thước lớn (16.384 điểm), hiệu quả tăng lên tới 5 dB, cho phép xác suất

phát hiện tín hiệu tốt hơn. Khi băng thông tín hiệu lớn (512 kHz), có thể sử

dụng kích thước NFFT nhỏ (256 điểm), cho phép tăng tốc độ cảm nhận lên 8

lần mà vẫn đảm bảo xác suất phát hiện tín hiệu.

128

256

512

1024

)

2048

4096

8192

16384

-2

B d ( u ệ i h n í t ộ đ g n ờ ư C

-4

-6

-8

256

Phân tích phổ với độ dài FFT khác nhau

Băng thông (x5 kHz)

Hình 2.23. Cảm nhận kênh có băng thông khác nhau với các NFFT

tính toán như Bảng 2-4. Trong đó fs là tần số clock hệ thống. BW là băng

thông giả thiết, NFFT_ini là số điểm FFT khởi tạo, NFFT_adap là số điểm FFT

Để xác định số điểm NFFT_adap phù hợp cho từng kênh, các tham số được

kết quả phân tích phổ.

được tính toán phù hợp với BW để có thể đo được 3 thành phần tần số trong

Nfft (điểm)

∆f (Hz)

∆f *3 (Hz)

BW (kHz)

NFFT_ini (Hz)

∆f ini*3 (Hz)

NFFT_opt (điểm)

NFFT_adap (điểm)

128 781250 2343750

1024 292969 60000 65536

256 390625 1171875

1024 292969 30000 32768

512 195313

585938

1024 292969 15000 16384

1024

97656

292969

1024 292969

7500

8192

2048

48828

146484

1024 292969

3750

4096

24414

73242

160

1024 292969

1875

2048

8192

12207

36621

320

1024 292969

938

1024

16384

6104

18311

640

1024 292969

469

512

32768

3052

9155 1280

1024 292969

234

256

65536

1526

4578 2560

1024 292969

117

128

fs (MHz) 100 100 100 100 100 100 100 100 100 100

Bảng 2-4. Tính NFFT phù hợp cho băng thông tín hiệu khác nhau

(a) (b)

Hình 2.24 cho thấy kết quả mô phỏng phù hợp với tính toán. Với

NFFT=128, có thể phân tích phổ cho kênh 10. Với NFFT=512, phù hợp cho

kênh 8. NFFT=2.048 phù hợp cho kênh 6 và NFFT=8.192 phù hợp cho kênh 4.

Hình 2.24. Cảm nhận phổ với NFFT : (a) 128; (b) 512; (c) 2.048; (d) 8.192

Cài đặt tham số đầu vào cho mô phỏng đo các thành phần tần số khác

nhau như sau:Tần số clock hệ thống: fs = 100 MHz; Băng tần: B=50 MHz; N

= 200. Chọn lựa khảo sát các tần số nằm tại các khay tần thứ 1, 11, 21, 31, 41.

Các tần số nằm chính giữa các khay tần số này là: f1=0,25MHz, f11=5,25MHz,

2.5.2 Điều chỉnh tốc độ lấy mẫu để phát hiện tín hiệu pilot

f21=10,25MHz và f31=15,25MHz. Khoảng tần số giữa hai bin liền kề là

0,5MHz. Đặt các tần số pilot cần khảo sát gần các vị trí trung tâm của các bin

tần số, với các khoảng cách khác nhau như trong Bảng 2-5.

STT

1 2 3 4

Bin tần số 01 11 21 31

Bảng 2-5. Đặt tần số khảo sát khả năng phát hiện pilot

Tần số pilot (MHz) f01’=0,25 f11’= 5,35 f21’ = 10,45 f31’=15,55

Tần số trung tâm (MHz) f01 = 0,25 f11 = 5,25 f21 = 10,25 f31 = 15,25

Thực hiện tính toán các thành phần tần số bằng biến đổi Fourier.

Độ lệch tần (MHz) 0 0,1 0,2 0,3

Kết quả mô phỏng trong hình 2.25 cho thấy, khi các thành phần tần số

càng lệch xa so với tâm của các bin tần số, biên độ tín hiệu sau phân tích phổ

bị suy giảm đi đáng kể. Việc điều chỉnh tần số lấy mẫu sẽ đưa được các thành

phần tần số cần tính toán một cách chính xác vào giữa bin tần cần phân tích,

tăng khả năng phát hiện tín hiệu. Để đánh giá sự hiệu quả đo đạc khi thay đổi

tần số lấy mẫu: đo tín hiệu tại các tần số f1 và f2 bin tần số 15 và 20 như trong

hình 2.26. Điều chỉnh tần số lấy mẫu fs sao cho tần số f1 nằm lệch khỏi tâm

bin tần số với một lượng dịch tần thay đổi với bước f0 bằng 1/8 bước tần của

bộ biến đổi FFT. Trong khi đó tần số f2 luôn được điều chỉnh ở chính giữa bin

Hình 2.25. Phổ tín hiệu của 5 thành phần tần số

tần số 20 với mục đích làm giá trị tham chiếu. Khảo sát sự thay đổi về biên độ

của tần số f1 so với tần số f2.

Hình 2.26. Điều chỉnh tần số lấy mẫu

Hình 2.27. Cường độ pilot khi nằm tại vị trí khác nhau trong bin tần số

tần số giữa hai thành phần tần số fk và fk+1 như hình 2.27 cho thấy: biên độ tần

số f1 bị suy giảm đáng kể khi độ lệch tần lớn nhất (trong trường hợp lệch 4f0

hoặc 5f0), mức tín hiệu pilot bị suy giảm tới 3,6dB so với khi tần số tín hiệu

pilot nằm chính xác tại các bin tần số. Việc điều chỉnh tần số lấy mẫu phù hợp

sẽ cho phép đo năng lượng tín hiệu pilot tốt nhất tại f0 bằng 0 hoặc 8, tức là tín

hiệu nằm chính xác tại các bin tần số của bộ FFT.

Đồ thị khảo sát sự thay đổi biên độ khi tín hiệu pilot nằm trong khoảng

Hình 2.28 mô tả hoạt động của bộ thu đơn kênh khi đánh giá các kênh có

SNR khác nhau: Các mức SNR thay đổi từ -10dB, -12dB và -14dB (trong đó:

“fft signal source”: tín hiệu sau phân tích FFT; “frame cnt”: Số đếm tính trung

bình; “fft avg”: phổ công suất tín hiệu).

2.5.3 Cảm nhận phổ bằng bộ cảm nhận đơn kênh

Các đỉnh nhọn trong cửa sổ “fft_avg” là năng lượng tín hiệu được phát

hiện. Với SNR càng lớn, thời gian xác định tín hiệu càng nhỏ. Với tỷ số

SNR=-10dB, Tín hiệu được phát hiện tại Navg=75, tương tự như vậy,

Hình 2.28. SCSB thay đổi Navg khi đánh giá các kênh có SNR khác nhau

Navg=100 cho SNR=-12dB và Navg=260 cho SNR=-14dB. Thời gian phát

hiện tương ứng cho ba trường hợp là 0,1ms; 0,17ms và 0,3ms.

bộ cảm nhận đơn kênh, cho các mức tín hiệu đầu vào với tỷ số SNR cố định

tại một giá trị trong dải từ -10 dB đến -25 dB và với giá trị Pfa xác định trước

bằng 0,05, thực hiện cảm nhận phổ 1000 lần. Tính số lần bộ cảm nhận phổ

phát hiện tín hiệu để xác định xác suất phát hiện Pd.

Để thực hiện đánh giá đường đặc trưng hoạt động của bộ thu ROC cho

ROC các bộ phát hiện với Pfa=0.05

SNR (dB)

-25

-20

-10

-15

-5

-30

0.9

0.8

0.7

0.6

Navg=500

0.5

Navg=1000

0.4

Navg=2000

) d P ( n ệ i h t á h p t ấ u x c á X

0.3

Navg=4000

0.2

Cảm nhận nối tiếp, BW=60KHz, NFFT=1024

0.1

Mô hình đề xuất, BW=60kHz, NFFT=4096

So sánh đánh giá với bộ cảm nhận có cấu trúc Navg cố định: Bộ cảm nhận

phổ đề xuất được cài đặt với Navg_max bằng 4.000. Hiệu năng hoạt động được

so sánh với các cấu trúc bộ phát hiện FSS bằng 500, 1000, 2000 và 4000 mẫu.

Hình 2.29. So sánh đường ROC của các bộ phát hiện

Đồng thời, so sánh hiệu quả cảm nhận các kênh có băng thông hẹp bằng bộ

SCSB với kích thước FFT nhỏ và kích thước FFT phù hợp được bộ FBSB

tính toán ước lượng trước.Hình 2.29 cho thấy khả năng phát hiện của bộ WSB

khi cài đặt giá trị số mẫu trung bình tối đa Navg_max bằng 4000, thì tương

đương với bộ phát hiện FSS với Navg bằng 4000, và tốt hơn các bộ FSS với

kích thước mẫu 2000, 1000 và 500.

Với yêu cầu về xác suất phát hiện Pd lớn hơn 0,9, bộ WSB có thể phát

hiện tín hiệu nhỏ tới ngưỡng -19 dB, tương đương bộ FSS 4000 mẫu, trong

khi với 2000 mẫu có thể phát hiện tín hiệu nhỏ tới -17 dB. Các giá trị tương

ứng cho các bộ FSS với 1000 mẫu là -13 dB và với 500 mẫu là -10 dB. Khi

cảm nhận kênh với băng hẹp (băng thông bằng 60kHz) nhưng sử dụng kích

thước FFT nhỏ (NFFT=1024), hiệu quả phát hiện tín hiệu bị giảm tới 4dB so

với khi cài đặt kích thước FFT phù hợp như mô hình đề xuất (NFFT=4096).

-20

-15

-10

-5

So sánh Thời gian thực thi cảm nhận

4,500

4,000

3,500

3,000

Navg=500 Navg=1000 Navg=2000 Navg=4000 Cảm nhận nối tiếp, BW=512kHz, NFFTmax=4096 Mô hình đề xuất, BW=512kHz, NFFT_opt=1024

2,500

2,000

1,500

) s u ( n ậ h n m ả c n a i g i ờ h T

1,000

500

SNR (dB)

Hình 2.30. So sánh thời gian và khả năng thực thi của các bộ phát hiện

Hình 2.30 so sánh tốc độ thực thi của 5 bộ phát hiện khi mức SNR thay

đổi. Cho thấy với mức SNR lớn hơn -15 dB, bộ WSB hoạt động với tốc độ

nhanh nhất. Thời gian thực thi sẽ tăng lên khi SNR nhỏ dần. Bộ WSB có thể

làm việc với mức tín hiệu nhỏ nhất, tương đương với bộ FSS4000, trong khi

các bộ cảm nhận với số mẫu Navg nhỏ bị hạn chế về khả năng phát hiện tín

hiệu nhỏ. Khi cảm nhận kênh có băng thông lớn (512 kHz như mô phỏng), bộ

SCSB sử dụng độ dài NFFT phù hợp mà FBSB tính toán (bằng 1024) cho phép

tốc độ cảm nhận nhanh 4 lần hơn so với độ dài NFFT cố định bằng 4096. 2.6 Kết luận chương 2

Trong chương này, mô hình SDR thực hiện chức năng cảm nhận phổ dải

rộng (WSB) được xây dựng với cấu trúc cơ bản gồm một bộ cảm nhận phổ

toàn dải tần với chức năng đánh giá tham số kênh và xây dựng cơ sở dữ liệu

bản đồ phổ tần, và một bộ cảm nhận đơn kênh thực hiện chức năng cảm nhận

phổ, thể hiện hiệu quả về mặt tốc độ cảm nhận mà vẫn đảm bảo xác suất phát

hiện so với một bộ cảm nhận phổ kinh điển với số mẫu lấy trung bình cố định.

Kết quả mô phỏng cho thấy khả năng phát hiện của bộ WSB khi cài đặt giá trị

số mẫu trung bình tối đa Navg_max bằng 4000, thì tương đương với bộ phát hiện

FSS với Navg bằng 4000, và tốt hơn các bộ FSS với kích thước mẫu nhỏ hơn.

Với yêu cầu về xác suất phát hiện Pd lớn hơn 0,9, bộ WSB có thể phát hiện tín

hiệu nhỏ tới ngưỡng -19 dB. Tuy nhiên tùy thuộc vào trạng thái kênh cảm

nhận, tốc độ cảm nhận của bộ WSB được cấu hình động, và cải thiện đáng kể

khi tỷ số SNR lớn hơn -15 dB. Việc ước lượng băng thông tín hiệu của kênh

cần cảm nhận cho phép cấu hình lại bộ phân tích phổ với số mẫu FFT phù

hợp. Để tăng độ chính xác đo năng lượng tín hiệu pilot, thuật toán điều chỉnh

tốc độ lấy mẫu cho bộ FFT được đề xuất, với mục tiêu đưa chính xác tần số

tín hiệu pilot vào giữa bin tần số, giảm thiểu hiệu ứng dò phổ. Kết quả mô

phỏng cho thấy thuật toán đạt được độ lợi đến 3,6 dB khi phát hiện tín hiệu

pilot so với bộ phát hiện không có tính năng điều chỉnh tốc độ lấy mẫu. Thiết

kế, mô phỏng và thực thi các khối chức năng trên nền FPGA đã được trình

bày. Các kết quả nghiên cứu về bộ cảm nhận phổ băng rộng được công bố

trong các bài báo [1], [3].

Trong mô hình bộ thu vô tuyến thực hiện chức năng cảm nhận phổ, bộ tổ

hợp tần số tham gia trực tiếp vào hoạt động của hệ thống. Vì vậy trong

chương 3, các nghiên cứu tổng quan về bộ THTS được trình bày, từ đó đề

xuất giải pháp tái cấu hình cho bộ THTS trong hệ thống CR.

3 CHƯƠNG 3. GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN SỐ TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

3.1 Giới thiệu

Như phân tích trong chương 1 và chương 2, hiệu năng làm việc của bộ

THTS ảnh hưởng trực tiếp tới hoạt động của bộ cảm nhận phổ, đặc biệt ở khía

cạnh tốc độ. Chương này sẽ phân tích cấu trúc của các bộ PLL kinh điển, tập

trung vào phân tích độ ổn định và tốc độ khóa của bộ PLL, nghiên cứu kỹ

thuật dịch băng thông bộ lọc vòng để tăng tốc độ khóa PLL.

Đối với bộ PLL hoạt động trong một thiết bị CR, chỉ tiêu tiết kiệm năng

lượng sẽ là một yếu tố ràng buộc. Qua đó, PLL cần phải cân đối giữa chế độ

hoạt động hiệu năng cao (tốc độ khóa nhanh) và chế độ tiết kiệm nguồn tiêu

thụ. Chế độ hoạt động của bộ PLL được chia thành 3 mức độ:

1. Hiệu năng cao: Ưu tiên tốc độ khóa nhanh, không có ràng buộc về

năng lượng tiêu thụ.

2. Tiết kiệm năng lượng: Năng lượng tiêu thụ tối thiểu trong giai đoạn

tăng tốc độ khóa (là giai đoạn tiêu thụ năng lượng lớn).

3. Công suất tiêu thụ trung bình tối đa được phép trong khi tăng tốc.

Trong chương này, giải pháp tái cấu hình cho bộ THTS sẽ được đề xuất

thể hiện qua mô hình bộ THTS khả trình được kết hợp các kỹ thuật khác

nhau. Trong đó bộ DDS được sử dụng làm tần số tham chiếu cho bộ PLL. Bộ

PLL là một cấu trúc bậc 3 có hệ số chia hồi tiếp nguyên.

Kỹ thuật dịch băng thông bộ lọc vòng sử dụng dòng bơm điện tích ICP

lớn để tăng tốc độ khóa, sau đó chuyển về chế độ dòng ICP nhỏ để giữ ổn định

tần số. Vấn đề xác định chính xác thời điểm chuyển giữa hai chế độ để giảm

thiểu thời gian khóa với ràng buộc về công suất tiêu thụ vẫn còn là bài toán

mở. Nội dung chương này cũng sẽ xây dựng thuật toán tính toán giá trị thời

điểm chuyển mạch này.

3.2 Bộ THTS PLL kinh điển và các tham số thiết kế

Cấu trúc PLL thông dụng nhất là bộ PLL bậc 3 dùng bơm điện tích (CP-

PLL) kết hợp bộ lọc vòng thụ động bậc 2, hệ số chia phản hồi N nguyên, và

một bộ dao động tạo tần số tham chiếu cố định. Trong các bộ PLL có thể tái

cấu hình để tăng tốc độ khóa, cần thêm một khối phát hiện khóa và khối điều

khiển dịch băng thông. Mô hình điển hình bộ CP-PLL như Hình 3.1.

Hình 3.1. Mô hình bộ CP-PLL với tần số tham chiếu cố định

Phần này tập trung nghiên cứu cơ sở lý thuyết của việc xác định thời gian

khóa của bộ PLL với cấu trúc này. Trên cơ sở đó đưa ra thuật toán điều khiển

cho bộ PLL. 3.2.1 Thời gian khóa và các dải làm việc của bộ PLL bậc ba

Giả sử PLL đang trong trạng thái khóa và hệ số chia tần số thay đổi do

chuyển kênh, cần tính toán thời gian khóa với một giá trị sai số tần số cho

trước. Thời gian khóa cũng được coi như thời gian ổn định hoặc thời gian

chuyển mạch. Để phân tích mô hình bộ PLL bậc ba, cần phân tích mô hình

PLL bậc hai, là một mô hình đơn giản hơn.

Khi tần số đầu ra của bộ PLL thay đổi từ f1 đến f2 do sự thay đổi N, điều

này tương đương với việc thay đổi tần số tham chiếu từ f1/N đến f2/N. Thời

gian khóa có thể được đánh giá bằng cách sử dụng biến đổi Laplace và lý

thuyết giá trị cuối cùng:

( ) t

( ) s

lim t → ∞

lim s 0 →

(3.1)

f 1

Theo [47], tần số đầu ra bộ PLL bậc 2 theo bước tần số đầu vào là:

s ( )

−

out

f 1

H s ( ) cl 2

− 2 N s .

(3.2)

clH s là hàm truyền vòng kín của bộ PLL bậc 2 được xác định:

2( )

(3.3)

s ( )

( +

)2 s 2 . ζω ω n 2 s 2 . ζω ω n

Sử dụng biến đổi Laplace ngược, lỗi tần số chuẩn hóa đối với PLL bậc 2 là:

− ζ

−

ζω n

cos

sin

2 ζ

−

< < ζ

ω n

trong đó

)

(

−

2 ζ

   

ω − n

t ( )

t )

    (1

−

(3.4)

ω n

ε 2

− f

t ( ) −

out f 1

ζ −

− ζω n

cosh

sinh

−

2 t ω ζ n

)

(

2 ζ

−

   

   

        

< 1ζ<

Thời gian chuẩn hóa là ωnt. Giá trị này ở dưới ngưỡng tắt dần đối với 0

1ζ = và quá ngưỡng tắt dần đối với

1ζ > .

, tới ngưỡng khi

s .

H s N ( )

Đối với bộ CP-PLL bậc 3, hàm truyền vòng kín được xác định là:

) 1 2 +

(

( ω n

2 3 2 ζ ω ω + n n )( 2 s 2 . ζω ω + n

)

(3.5)

( )tε đối với bộ CP-PLL bậc 3:

− ω n

− ζω n

cos

2 ζ

−

ω n

)

(

 e ζ  

  

1 − ζ t − ω e n

Giá trị sai số chính xác

t ( )

)

1 (1

2 2 t t − ω ω n

ε 3

− f

t ( ) −

out f 1

− ω n

− ζω n

cosh

2 t ω ζ

−

)

(

 e ζ  

  

1 − ζ

       

(3.6)

Hình 3.2 mô tả mô hình ổn định bộ PLL bậc 2 với các hệ số tắt dần khác nhau

Hình 3.2. Mô hình Mô hình ổn định bộ PLL bậc 2 với các hệ số tắ ố tắt dần khác nhau

Hình 3.3 mô tả đáp ứ áp ứng ổn định của bộ PLL bậc 3.

Hình 3.3. Mô hình Mô hình ổn định bộ PLL bậc 3 với các hệ số tắ ố tắt dần khác nhau

−

10ε =

Hình 3.4 mô tả đáp ứ đáp ứng ổn định tần số đầu ra của bộ PLL v PLL với lỗi tần số cho

trước là . Có th Có thể thấy rằng đối với hệ số tắt dần bằ ần bằng 1, thời gian ổn

định đã được chuẩn hóa bởi một hệ số tần số tự nhiên, bằng khoảng 17 cho bộ

PLL bậc 3.

Hình 3.4. Mô hình ổn định bộ PLL bậc 3 với lỗi pha bằng 10-5 [47]

5 −

6 4 − − 10 ,10 ,10 ,10

3 ε − =

2 2

ζ≤ ≤

Hình 3.5 cho mô phỏng MATLAB thời gian khóa chuẩn hóa của bộ PLL bậc

, và 3 theo ωc và mφ đối với 0.25

Các phương trình xấp xỉ để tính toán thời gian ổn định dựa vào phương

trình (3.4), là phương trình chính xác đối với các bộ PLL bậc 2. Đối với hầu

Hình 3.5. Thời gian khóa PLL bậc 3 với độ dự trữ pha khác nhau [47]

1ζ<

hết các thiết kế, 0

< , và thành phần trong ngoặc của phương trình này có

2 1 / 1 ζ−

giá trị lớn nhất là

. vì thế theo [3], [12] thời gian khóa là:

−

(

(3.7)

= −

T L

ζω n

ε=

(3.8)

Trong đó độ chính xác tần số xác lập là:

error f −

f 1

Tuy nhiên trong các thiết kế thực tế, bộ CP-PLL thường là bậc 3 hoặc

bậc 4. Có thể thấy sự khác biệt về độ ổn định của các bộ PLL bậc 2 và bậc 3

từ các phương trình (3.4) và (3.6). Công thức thời gian khóa của bộ PLL bậc 3

trên cơ sở mô phỏng quá độ được trình bày trong [90] là:

= −

(3.9)

T L

)

( ) ε ( ζ φ c e m

Trong đó

(

)

mζ φ được định nghĩa là hệ số tắt dần hiệu dụng phụ thuộc

(

vào độ dự trữ pha mφ . Nghiên cứu [90] chỉ đưa ra giá trị trung bình

) mζ φ cho

( ) ε = − đặt được từ các mô phỏng quá độ. Các tính toán thời gian khoá trên

là dựa trên cơ sở mô hình thời gian liên tục tuyến tính của bộ CP-PLL. Mô

hình này phù hợp với điều kiện băng thông vòng fc nhỏ hơn 1/10 giá trị tần số

tham chiếu fref. Hàm truyền của pha đầu vào với lỗi pha

eθ của khối PFD

trong một bộ CP-PLL bậc 2 là:

1 = −

(3.10)

H s ( ) e

H s ( ) cl N

s ( ) s ( )

θ e θ in

Vì thế lỗi pha PFD tức thời đối với một đầu vào nhảy bước tần số là:

)

2 ( π

f 1

s H s ( ) ( )

θ e

− 2

f 2 Ns

H s ( ) cl N

f 2 Ns

 1 = − 

  

(3.11)

( )

clH s của các bộ PLL bậc 2 và bậc 3 trong các

phương trình (3.3) và (3.5) tương ứng, biến đổi Laplace ngược của lỗi pha quá

Với hàm truyền vòng kín

− ζω n

sin

2 1 ω ζ

−

< < ζ

độ ở miền thời gian là:

)

(

2 ζ

−

)

2 ( π

f 1

− ω n

t ( )

θ e

t ω n

(3.12)

f − 2 N ω n

− ζω n

sinh

−

2 t ω ζ n

)

(

2 ζ

−

    e     

2 ζ

−

cos − ζ ω n

(

)

− ζω n

− ω n

sin

−

2 ζ

ω n

)

(

    

    

    

)

2 ( π

f 1

− ω n

(3.13)

t ( )

θ e

  1 e ζ  −  ζ  ( 2 2 t t + ω ω n

)

f N

− 2 ω n

cosh

−

− ζ

2 t ω ζ

)

(

−

ζω n

ω n

1 sinh

−

2 ζ

2 t ω ζ

(

)

    

    

    

           1  e ζ   −  1 ζ   

t ( )

Lỗi pha PFD chuẩn hóa,

, được biểu diễn ở Hình 3.6. Ví dụ

θ e

)

N ω n f 2 ( π − 2

f 1

0.707

ζ =

với

, lỗi pha chuẩn hóa có giá trị lớn nhất là 0,45 (hoặc 0,85) đối với

bộ PLL bậc 2 (hoặc bậc 3). Hình 3.6 cho thấy rằng để giữ cho lỗi pha ở trong

−

dải 2π±

đối với bộ PLL bậc 3, thì bước tần số tham chiếu đầu vào, (

) f N 1 /

. Kết quả tương tự dựa trên mô phỏng cho

cần phải nằm bên trong dải 1,1 cω±

f 1

bộ PLL bậc 3 được cho trong [47] là:

(3.14)

1.25 c ω

− N

Hàm truyền pha đầu vào đến điện áp điều khiển VCO trong bộ CP-PLL là:

(3.15)

H s ( ) Vc

H s s ( ). cl K

V s V ( ) − c c 1 s ( ) θ in

vco

Hình 3.6. Lỗi pha chuẩn hóa bộ PFD của PLL bậc 2 và bậc 3 [47]

trong đó Vcl là điện áp điều khiển VCO tương ứng với tần số đầu ra f1. Khi tần

số đầu ra VCO thay đổi từ f1 đến f2, đáp ứng quá độ của sự thay đổi điện áp

)

2 ( π

−

f 1

( ).

s ( )

−

Hình 3.7. Điện áp điều khiển VCO của PLL bậc 2 và bậc 3 [47]

(3.16)

H s Vc

θ in

V s V ( ) c 1

H s ( ) cl Ns

f 2 K

vco

)

2 ( π

−

f 1

t ( )

−

Sử dụng biến đổi Laplace ngược:

(3.17)

V t V ( ) c 1

[ 1

]

f 2 K

vco

trong đó

( )tε cho bộ PLL bậc 2 hoặc bậc 3 được xác định từ các phương trình

(3.4) và (3.6). Sự thay đổi điện áp điều khiển sau chuẩn hoá được mô tả trong

điều khiển VCO là:

Hình 3.7 cho bộ PLL bậc 2 và bậc 3. Đỉnh vượt quá (overshoot) sẽ tăng lên

0, 707

ζ =

khi hệ số tắt dần giảm. Ví dụ: khi

, đỉnh bằng khoảng 20% và 30%

của giá trị thay đổi điện áp điều khiển đối với các bộ PLL bậc 2 và bậc 3

tương ứng.

Tiến trình hoạt động của PLL được chia thành bốn dải làm việc như sau:

(1): Dải giữ

: là dải tần số mà trong đó bộ PLL làm việc ổn định. Đối

Hω∆

với bộ CP-PLL,

Hω∆ →∞. Vì thế, dải giữ thực tế chỉ còn bị giới hạn bởi dải

(2): Dải khóa

: là (offset) số ra tần số giữa các đầu vào của bộ nhân

Lω∆

tương tự PD. Đối với bộ CP-PLL,

. Vì tiến trình khóa kết thúc

4L ∆ ≈ ω πζω n

trong một chu kỳ của dao động tắt dần, thời gian khóa là

điều hưởng của PLL.

(3): Dải kéo vào

: là dải mà trong đó một bộ PLL sẽ có thể đạt được

Pω∆

trạng thái khóa nhưng tiến trình sẽ chậm hơn. Tiến trình kéo vào là một cơ

chế phi tuyến và rất khó để tính toán. Đối với PFD, chu kỳ làm việc của xung

T π ω≈ 2 / L n

ω∆

kéo vào là

T P

, và dải kéo vào là Pω →∞.

C 2 I K cp

VCO

(4) Dải kéo ra

: là kích thước của bước tần số đưa tới đầu vào tham chiếu

POω∆

mà sẽ tạo ra cho PLL trạng thái mất bám pha.

đầu ra trung bình xấp xỉ bằng 50% trong tiến trình kéo vào. Vì thế thời gian

hình thông dụng nhất.

- Đáp ứng thời gian khóa được xác định gần đúng với giả thiết tín hiệu đầu ra

khối bơm điện tích có dạng thời gian liên tục tuyến tính. Để phép xấp xỉ này

3.2.2 Các vấn đề khi thiết kế bộ PLL - Bộ PLL bậc 3 với khối PFD có bộ đệm đầu ra dạng bơm điện tích là mô

nằm trong giới hạn chấp nhận được, điều kiện cần có là băng thông vòng fc

nhỏ hơn 1/10 giá trị tần số tham chiếu fref.

- Các tham số tần số tự nhiên và hệ số tắt dần là các tham số quan trọng trong

thiết kế bộ PLL, để đảm bảo độ ổn định trong quá trình khóa, hệ số tắt dần

cần chọn quanh giá trị từ 0,707 đến 1. Khi hệ số tắt dần nhỏ, thời gian kéo vào

khóa sẽ càng dài, nhưng khi hệ số tắt dần quá lớn, bộ PLL sẽ mất ổn định khi

từng tiến trình là quan trọng.

- Bộ PLL với tần số tham chiếu cố định fref sẽ hạn chế tốc độ khóa của nó, bởi

vì băng thông bộ lọc bị giới hạn bởi tỷ lệ fref/10. Tần số tham chiếu càng nhỏ,

tốc độ khóa càng dài. Với bộ PLL có fref khả trình, sẽ linh động hơn trong vấn

đã đạt được trạng thái khóa. Do vậy, việc chọn lựa hệ số tắt dần phù hợp với

- Bộ PLL với hệ số chia phản hồi nguyên có độ phân giải tần số đầu ra bằng

giá trị tần số tham chiếu. Với tần số tham chiếu cố định, việc tạo ra một tần số

đề cải thiện tốc độ khóa.

thể giải quyết được khó khăn này.

- Kỹ thuật chủ yếu để tăng tốc độ khóa cho bộ PLL là kỹ thuật dịch băng

thông, trong đó bộ lọc vòng được điều chỉnh một cách hợp lý trong từng giai

đầu ra với bước tần nhỏ hơn là không thể. Việc thay đổi tần số tham chiếu có

vẫn còn mang tính lý thuyết.

Trên cơ sở các nhận xét trên, luận án đề xuất giải pháp tái cấu hình cho

bộ PLL trong phần tiếp theo.

đoạn hoạt động của bộ PLL. Tuy nhiên việc tính toán thời gian khóa tối ưu

3.3 Đề xuất giải pháp tái cấu hình cho mô hình bộ tổ hợp tần số

Bộ THTS đề xuất dựa trên nền tảng bộ mô hình THTS kinh điển, có những

3.3.1 Bộ PLL trong tổ hợp tần số có thể tái cấu hình

điểm mới như Hình 3.8.

(1) Bộ CP-PFD và bộ lọc vòng được cấu hình động trong quá trình đưa bộ

PLL về trạng thái khóa tần số;

(2) Tần số tham chiếu sử dụng một bộ DDS với khả năng cấu hình lại tần

số bằng phần mềm;

(3) Bộ PLL không sử dụng bộ phát hiện khóa, giảm năng lượng tiêu thụ.

(4) Thuật toán điều khiển: điều khiển các khối chức năng có thể cấu hình

(DDS, CP-FPD, LF) để tối ưu hóa điểm làm việc trong 3 chế độ.

Hình 3.8. Mô hình bộ THTS đề xuất, cấu hình động DDS, FPD và LF

của bộ PLL và sơ đồ nguyên lý chi tiết của các khối chức năng cần được phân

tích. Công nghệ thiết kế CMOS là một trong những công nghệ điển hình và

phổ biến trong việc thiết kế chế tạo các mạch tích hợp nói chung cũng như bộ

PLL nói riêng. Trong cấu trúc PLL đề xuất trên, các khối chức năng CP-FPD

và LF được thiết kế mở cho việc điều khiển tái cấu hình, trong khi đó các khối

VCO và Bộ chia N được thiết kế cố định như bộ PLL kinh điển. Cấu trúc bộ

CP-FPD và bộ LF bậc 2 như Hình 3.9.

Để làm rõ cơ chế hoạt động của thuật toán, các tham số hoạt động cơ bản

100

ộ LF Hình 3.9. Cấu trúc bộ CP-FPD và bộ LF Hình

ình này, các phương trình tính toán các tham s

ình tính toán các tham số thiết kế là:

Hệ số khuếch đại của b

Đối với mô hình này, các ph

(3.18)

I CP 2 π

là dòng điện đầu ra của bộ bơm điện tích đư

ủa bộ phát hiện pha:

Trong đó ICP là dòng

vào các tụ điện của bộ

là các tụ điện và điện

ược sử dụng để nạp

trở xác định điểm zero, v

ủa bộ lọc vòng thụ động, với Cz và Rz là các t

m zero, và CP là tụ điện xác định điểm cực củ

Tần số tự nhiên của bộ

ực của bộ lọc vòng.

VCO

(3.19)

ω n

I K CP 2 π

Hệ số tắt dần:

VCO

(3.20)

R C z

1 2

I K CP 2 π

ủa bộ PLL:

(3.21)

ω c

I K R VCO z CP N 2 π

C Z C C + P

∆ =

ω π

Thời gian kéo vào tr

ào trạng thái khóa tương ứng với độ lệch tầ

ộ PLL: Tần số cắt của bộ PLL:

∆ ở f

ệch tần số

tách sóng pha-tần số:

(3.22)

pull

T − = =

C 2 ∆ ω π z = = I K CP VCO

C f 4 ∆ z I K CP VCO

đầu vào bộ tách sóng pha

101

Thời gian khóa:

(3.23)

T lock

2 π ω n

Bộ THTS với tính toán các tham số liên quan cần phải đảm bảo:

- Băng thông bộ lọc nhỏ hơn 1/10 tần số tham chiếu;

2 là một hằng số để đảm bảo hệ số tắt dần

- Đảm bảo giá trị tích số Icp*Rz

bằng hằng số;

- Tính toán công suất tiêu thụ (do thay đổi dòng Icp) để thực thi yêu cầu

từ CE cho các chế độ hoạt động khác nhau.

yếu tố ảnh hưởng đến các tham số thiết kế bộ PLL. Công thức (3.22) ở trên

cho thấy với một hệ số Kvco cố định, để đạt được thời gian kéo vào nhanh thì

dòng Icp càng lớn càng tốt. Tuy nhiên có hai nhược điểm khi tăng dòng Icp:

(1) Tần số tự nhiên tăng, dẫn đến băng thông bộ lọc vòng tăng lên, kết

quả là nhiễu và độ mất ổn định trong bộ PLL tăng lên.

(2) Dòng Icp tăng đồng nghĩa với công suất tiêu thụ mạch tăng lên.

Mục đích của thuật toán điều khiển là làm hài hòa các ưu nhược điểm

này. Bộ PLL hoạt động với tiêu chí đạt được các giá trị tối ưu trong các chế

Để xây dựng thuật toán điều khiển bộ PLL, trước tiên cần phân tích các

1. Hiệu năng cao: Ưu tiên tốc độ khóa nhanh, không có ràng buộc về

năng lượng tiêu thụ. Thời gian điều hưởng nhanh nhất có thể, TPLL_tune_opt.

2. Tiết kiệm năng lượng: Cần xác định điểm làm việc mà năng lượng

tiêu thụ tối thiểu trong chế độ tăng tốc độ khóa, EPLL_min.

3. Công suất tiêu thụ tối đa được phép trong chế độ tăng tốc không được

vượt quá giá trị PPLL_limit đặt trước.

Việc xác định chính xác thời điểm chuyển từ bộ khóa nhanh về bộ khóa

chuẩn rất quan trọng, ảnh hưởng trực tiếp đến khả năng làm việc của bộ PLL

độ hoạt động khác nhau:

102

thích nghi. Nếu thời điểm chuyển quá sớm, hiệu quả về tốc độ khóa không

cao khi không tận dụng được tốc độ của bộ khóa nhanh. Nếu thời điểm

chuyển quá chậm, bộ PLL thậm chí rơi vào trạng thái mất ổn định hoặc tạp

âm lớn, dẫn đến thời gian cho bộ PLL chuẩn đưa tần số đầu ra về trạng thái

khóa chậm hơn.

Thuật toán xác định thời điểm chuyển từ giai đoạn PLL khóa tốc độ

nhanh về PLL khóa tốc độ chuẩn là thời điểm khi khối PLL khóa nhanh vừa

kết thúc quá trình khóa, là tổng của hai tham số thời gian lý thuyết là Tpull-in và

Tlock. Khi đến thời điểm này, bộ PLL khóa tốc độ chuẩn hoạt động để giữ cho

tần số đầu ra ổn định.

Gọi PPLL là công suất tiêu thụ tức thời của mạch PLL, ta có hàm quan hệ

,...

. Với cấu trúc bộ PLL dạng bơm điện

giữa PPLL và dòng ICP là

(

)

P PLL

f 1

tích, công suất tiêu thụ tức thời của bộ PLL bằng tổng của công suất tiêu thụ

của mạch tạo nguồn dòng và công suất tiêu thụ của các mạch khác. Nguồn

dòng ICP được tạo ổn định với điện áp nguồn cung cấp VDD cố định, vì vậy

công suất tiêu thụ của mạch tạo nguồn dòng ICP là một hàm bậc nhất với đối

số ICP.

Gọi

others

công suất tiêu thụ của mạch tạo nguồn dòng ICP và công suất tiêu thụ của các

mạch khác, có thể viết:

P PLL

(3.24)

P CP aI

P others b

trong đó a và b là hai hệ số cố định đối với từng mạch PLL cụ thể. Việc

xác định giá trị của hai hệ số này có thể được thực hiện bằng mô phỏng cho

từng cấu trúc mạch khác nhau.

−

(3.25)

P PLL a

P P P lần lượt là công suất tiêu thụ tức thời của mạch PLL, , PLL CP

103

Thời gian khóa là một hàm phụ thuộc vào dòng ICP .

VCO

Vì thời gian khóa

và

, nên ta có mối quan hệ giữa Tlock

T lock

ω n

I K CP 2 π

2 π ω n

và Icp là:

VCO

(3.26)

2 / π

lock

28 π K

I K CP 2 π

VCO

Thời gian điều hưởng chuyển tần của bộ PLL là khoảng thời gian bộ

PLL cần thực hiện để kéo tần số dao động đầu ra vào dải khóa, và sau đó thực

hiện khóa, nên:

(3.27)

T PLL tune _

T PLL pull _

T PLL lock _

−

trong đó: TPLL_tune là thời gian điều hưởng. TPLL_pull-in là thời gian kéo vào.

Từ các phương trình (3.22), (3.23) và (3.26), có thể xây dựng mối liên hệ

giữa các tham số công suất tiêu thụ tức thời PPLL, độ lệch tần số đầu vào ω∆

và thời gian điều hưởng là:

PLL tune _

PLL pull _

PLL lock _

−

(3.28)

2 8 π K

C f 4 ∆ π z I K CP

VCO

Vậy:

(3.29)

PLL tune _

−

aC f ∆ z ) b K −

(

)

P PLL

VCO

aNC Z ( P PLL

VCO

  4 π  

   

Công thức (3.29) là công thức tổng quát tính toán thời gian TPLL_tune phù

hợp để chuyển bộ PLL từ giai đoạn kéo và khóa tần số nhanh sang giai đoạn

giữ ổn định tần số sau khi khóa. Như vậy để đạt tới trạng thái khóa khi làm

việc ở chế độ khóa nhanh, năng lượng tiêu thụ của mạch PLL là :

P T

PLL

PLL PLL tune

(3.30)

4 π

PLL

−

aC fP ∆ z PLL ) b K −

(

aNC ( P

)

PLL

VCO

PLL

   

   

TPLL_lock là thời gian khóa.

104

Khi không có một ràng buộc nào về vấn đề tiết kiệm năng lượng tiêu thụ

trong quá trình làm việc, bộ PLL sẽ đặt chế độ điều hưởng tần số nhanh nhất

có thể, tức là đặt giá trị ICP cao nhất có thể được. Tuy nhiên khi có một ràng

buộc về tiết kiệm năng lượng, dòng ICP cần phải được đặt tại điểm mà EPLL là

tối thiểu hoặc tại giá trị PPLL_limit là ngưỡng tối đa được phép thiết lập. Để xác

cần giải phương trình (3.30).

P b

định được điểm làm việc tối ưu theo ràng buộc về mức năng lượng tiêu thụ,

− ,

, phương trình (3.30) được viết

4 π=

aC f ∆ z K

aNC K 2

VCO

lại như sau:

PLL

2 Q b + Q

(3.31)

A BQ +

2 Q b + 2 Q Ab Bb + Q Q

Đặt Q

cần giải phương trình (3.31) với

PLLE

biến Q , để đảm bảo tính toán thời gian thực, giải pháp là xây dựng các đường

cong với các tham số xác định trước và lưu trữ trong bảng tham chiếu (Look

Up Table - LUT).

Vì mô hình tính toán các tham số về dải tần và thời gian kéo vào và thời

gian khóa được xây dựng từ các công thức lý thuyết ở trên với giả thiết mô

hình dạng thời gian liên tục, trong khi bản chất hoạt động của mạch CP-PLL

có tính chất thời gian rời rạc, nên các phương trình tính toán có độ chính xác

khác nhau đối với từng điều kiện tham số đầu vào khác nhau. Một phương

pháp thường được sử dụng là dùng kết quả mô phỏng để xây dựng các công

thức hoặc các bảng tham chiếu mô tả mối liên hệ giữa các tham số sát thực

nhất cho các topo mạch điện khác nhau.

Các phương trình thường được sử dụng trong các mô hình xử lý tín hiệu

số dùng các lõi vi xử lý, việc giải các phương trình quan hệ được thực hiện

Để xác định điểm cực tiểu của

105

bằng các hàm hoặc thủ tục thực hiện tuần tự. So với bảng tham chiếu, ưu

số liệu, tuy nhiên nhược điểm là tốc độ thực thi chậm, tiến trình xử lý nối tiếp.

Ngược lại, các bảng tham chiếu là các vùng bộ nhớ lưu trữ thông tin liên quan

điểm của các hàm/thủ tục là không cần sử dụng quá nhiều bộ nhớ để lưu trữ

trong các nền tảng phần cứng công nghệ xử lý tín hiệu số như FPGA, với ưu

đến các tham số đầu vào để xác định tần số đầu ra, thường được sử dụng

sử dụng nhiều bộ nhớ (tùy thuộc vào dung lượng dữ liệu), tuy nhiên khi công

nghệ ngày càng phát triển, dung lượng bộ nhớ được tích hợp cũng ngày càng

điểm xử lý song song với tốc độ cao. Nhược điểm của bảng tham chiếu là nó

với một tham số đầu vào nào đó, phép nội suy có thể được sử dụng để tính

toán kết quả đầu ra đối với các giá trị đầu vào trên cơ sở nội suy từ các giá trị

lân cận. Bộ PLL sử dụng phương pháp lưu trữ dữ liệu sử dụng bảng tham

chiếu bằng bộ nhớ cổng kép (dual port RAM). Các số liệu đầu ra có thể được

cập nhật và truy suất song song.

Trong phương trình (3.31), tham số B là tham số đặc trưng riêng của cấu

trúc mạch PLL, tham số A phụ thuộc vào cấu trúc mạch PLL và độ lệch tần số

f∆ đầu vào bộ PFD, vì vậy các đường cong cần được xác định trước theo các

giá trị

f∆ khác nhau.

Từ các công thức liên hệ giữa dòng ICP và các giá trị thời gian điều

hưởng TPLL_tune_fast theo (3.28), công suất tiêu thụ trong thời gian tăng tốc

được nâng cao. Bên cạnh đó, đối với các phương trình có tính tuyến tính đối

theo (3.30), các đường đặc tính hoạt động tổng quát cho ba tham số có dáng

PPLL_fast theo (3.24), và năng lượng tiêu thụ EPLL_fast trong thời gian tăng tốc

điệu như Hình 3.10.

106

Khi dòng ICP tăng, thời gian điều hưởng giảm, ngược lại công suất tiêu

thụ tăng. Tuy nhiên tính tăng hay giảm đơn điệu không xảy ra đối với giá trị

năng lượng tiêu thụ tổng cộng trong giai đoạn này. Tồn tại một điểm làm việc

mà năng lượng là nhỏ nhất, và đây là điểm làm việc tối ưu cho bộ PLL trong

chế độ tiết kiệm năng lượng.

Phương pháp chọn điểm làm việc dòng ICP được thể hiện như Hình 3.11.

Hình 3.10. Đặc tuyến tổng quát TPLL_tune , PPLL , EPLL khi khóa nhanh

107

Trong chế độ khóa nhanh, điểm làm việc tối ưu là tại IT_fast khi tại điểm

này tốc độ khóa đạt nhanh nhất. Trong chế độ tiết kiệm năng lượng, điểm làm

việc được chọn tại IP_limit vì tại điểm này năng lượng tiêu thụ tổng cộng là nhỏ

nhất. Cuối cùng, khi CE xác lập một yêu cầu giới hạn về mức công suất đỉnh

tại P_limit, điểm làm việc IP_limit được chọn.

Hình 3.11. Xác định điểm làm việc cho ba chế độ

khảo sát và lưu trong cơ sở dữ liệu và sẽ được thuật toán tham chiếu tới trong

quá trình hoạt động. Thuật toán điều khiển cho bộ PLL như sau:

Đối với từng cấu trúc mạch PLL khác nhau, các đường đặc tính cần được

108

Ban đầu SDR khởi tạo tham số hệ thống, trong đó có tham số kênh thông

tin liên lạc đặt trước hoặc mặc định trong bộ nhớ hệ thống. Trong quá trình

làm việc, khi có yêu cầu chuyển kênh hoặc băng tần làm việc, thuật toán kiểm

tra các điều kiện ràng buộc về công suất đã đặt trước, và tính toán ra các tham

số cài đặt bộ PLL là dòng ICP và điện trở Rz bằng bảng tham chiếu. Bộ PLL

Hình 3.12. Thuật toán điều khiển cho bộ PLL

Kết thúc thời gian khóa nhanh, bộ điều khiển thực hiện điều khiển

chuyển mạch từ khối khóa nhanh về khối khóa chuẩn. Bộ PLL chuyển về hoạt

được cài đặt các tham số trên và thực hiện chu trình khóa nhanh.

động trong chế độ giữ ổn định tần số với các tham số ICP_kh và Rz_kh. Bộ PLL

109

thực hiện khóa tần số điều hưởng tại kênh hoặc băng tần mới. Kết thúc chu

trình thuật toán.

Hình 3.13 mô tả phản ứng của mạch PLL khi khóa tần số với bước nhảy

f=50MHz. với thời điểm chuyển mạch cấu hình lại bộ PLL về chế độ khóa

chuẩn tại thời điểm 0,3 µs. Mạch điện ban đầu hoạt động trong chế độ khóa

nhanh với dòng ICP bằng 32 µA, đến thời điểm 0,3 µs mạch chuyển về trạng

thái khóa chuẩn với ICP bằng 8 µA để giữ ổn định tần số được khóa. Cơ chế

này đã kết hợp được hai ưu điểm của từng chế độ khóa: tăng tốc khi sử dụng

Hình 3.13. Cấu hình lại bộ PLL về chế độ chuẩn tại 0,3 µs

vòng khóa nhanh và ổn định khi sử dụng vòng khóa chuẩn. 3.3.2 Bộ DDS trong tổ hợp tần số có thể tái cấu hình

Khi tần số tham chiếu đầu vào bộ PLL là fref, với hệ số chia N nguyên,

Nf=

thì tần số đầu ra bộ PLL khi đạt được trạng thái khóa là

. Công thức

f out

ref

này cho thấy độ phân dải tần số đầu ra chính bằng tần số tham chiếu fref. Tần

số tham chiếu này nếu quá nhỏ (với mong muốn để đạt được độ phân giải tần

số đầu ra tốt), thì băng thông bộ lọc vòng cũng cần phải nhỏ, dẫn đến thời

gian khóa tần số kéo dài. Ngược lại nếu fref quá lớn thì không đảm bảo độ

phân giải tần số để có thể điều hưởng tới toàn bộ các kênh tần (nếu băng

thông kênh tần nhỏ).

110

Một vấn đề thứ hai đối với bộ PLL hệ số N nguyên là khi N thay đổi, tạp

âm nền từ bộ PFD cũng thay đổi với hệ số bằng 20log2N. Như vậy việc giữ

một hệ số N nhỏ sẽ là cần thiết để đảm bảo mức tạp âm nền trong mạch không

quá lớn. Đương nhiên khi N nhỏ đồng nghĩa với giới hạn trên của tần số fout

cũng bị hạn chế.

Một giải pháp để vượt qua vấn đề này là sử dụng bộ DDS khả cấu làm

tần số tham chiếu cho bộ PLL. Bộ DDS có thể tạo ra các tần số trong dải tần

từ DC đến fclock/2, trong đó fclock là tần số xung nhịp đầu vào bộ DDS, với độ phân dải tần số rất nhỏ bằng fclock/(2*2N) trong đó N là số bit của thanh ghi

tích lũy pha. Với một tần số fclk bằng 100MHz và một thanh ghi tích lũy pha

32 bit, độ phân giải tần số đầu ra bộ DDS đạt được là 0,023Hz. Giả sử đối với

bộ PLL hệ số chia phản hồi N=4, với tần số tham chiếu fref=20MHz, các tần

số đầu ra fout quanh giá trị N này có thể có là:

Bảng 3-1. Tần số ra bộ PLL với hệ số N nguyên fref cố định

N 1 2 3 4

Giả sử băng thông của các kênh thông tin trong dải tần làm việc (từ DC

fref (MHz) 20 20 20 20 fout (MHz) 20 40 60 80

không thể áp dụng được, vì độ phân dải tần số đầu ra bằng 20MHz. Để tăng

đến 80MHz) là 200kHz, tức là sẽ có 400 kênh, hiển nhiên cấu trúc THTS này

200 kHz, điều chỉnh tần số fref tương ứng với N. Để giữ N đủ nhỏ, chọn N = 2.

độ phân giải tần số của bộ PLL, sao cho đầu ra đạt được các tần số cách nhau

111

Gọi n là số thứ tự kênh thông tin trong băng tần, tần số làm việc của

kênh n là fn=n*0,2 (MHz). Để đạt được fout=fn, cần tần số tham chiếu fref là:

n N

0,2* /

ref

out

với N=2, giả sử n=201 ta có fref=20,1 MHz. Cấu hình lại bộ DDS bằng

giá trị mới, sẽ đạt được tần số đầu ra mong muốn.

Hình 3.14 mô tả bộ PLL tạo ra tần số 100MHz bằng 3 cách: (a) sử dụng

tần số tham chiếu 50MHz và bộ chia N bằng 2; (b) sử dụng tần số tham chiếu

25MHz và bộ chia N bằng 4; và (c) sử dụng tần số tham chiếu 6,25MHz và bộ

Hình 3.14. Nhiễu nền tăng lên khi hệ số chia N tăng

112

chia N bằng 16, phổ tín hiệu cho thấy nhiễu nền trong bộ PLL tăng lên khi hệ

số chia N tăng. Nhiễu nền trong (a) khoảng -30dB, với tín hiệu -12dB, tốt hơn

so với phổ trong (b) và (c). Vì vậy việc giữ một hệ số N nhỏ và thay đổi tần số

tham chiếu sẽ đạt được tần số đầu ra sạch hơn so với khi sử dụng một bộ chia

hệ số N lớn.

3.4 Mô phỏng đánh giá mô hình bộ PLL bằng công nghệ CMOS

Bộ PLL được thiết kế và mô phỏng bằng công nghệ CMOS. Các tham số

công nghệ giả định được sử dụng để tính toán mạch trên cơ sở tệp dữ liệu mô

hình hóa các tham số công nghệ cho công nghệ CMOS từ [10].

* Level=3 models VDD=5V .MODEL N_1u NMOS LEVEL = 3 + TOX = 200E-10 NSUB = 1E17 GAMMA = 0.5 + PHI = 0.7 VTO = 0.8 DELTA = 3.0 + UO = 650 ETA = 3.0E-6 THETA = 0.1 + KP = 120E-6 VMAX = 1E5 KAPPA = 0.3 + RSH = 0 NFS = 1E12 TPG = 1 + XJ = 500E-9 LD = 100E-9 + CGDO = 200E-12 CGSO = 200E-12 CGBO = 1E-10 + CJ = 400E-6 PB = 1 MJ = 0.5 .MODEL P_1u PMOS LEVEL = 3 + TOX = 200E-10 NSUB = 1E17 GAMMA = 0.6 + PHI = 0.7 VTO = -0.9 DELTA = 0.1 + UO = 250 ETA = 0 THETA = 0.1 + KP = 40E-6 VMAX = 5E4 KAPPA = 1 + RSH = 0 NFS = 1E12 TPG = -1 + XJ = 500E-9 LD = 100E-9 + CGDO = 200E-12 CGSO = 200E-12 CGBO = 1E-10 + CJ = 400E-6 PB = 1 MJ = 0.5

Các tham số tính toán chính đối với một bóng MOSFET tiêu chuẩn với

1 m

λ µ=

kích thước cực Gate là L = 2 và W = 10 lần hệ số công nghệ

, được

xác định như trong Bảng 3-2.

3.4.1 Khái quát về công nghệ CMOS

113

Các tham số MOSFET kênh dài cho thiết kế mạch tương tự với VDD = 5 V và hệ số công nghệ 1 µm

Bảng 3-2. Tham số MOSFET chuẩn hóa sử dụng trong mô phỏng [10].

20 µA

Xấp xỉ

30/2

10/2

250 mV

1,15 V

1,05 V

Chọn trên cơ sở ID và VDSsat Đối với kích thước chuẩn W/L Không tính đến hiệu ứng thân

900 mV

800 mV

35 fF

-1 mV/C° -1,4 mV/C° 120 µA/V2 40 µA/V2 1,75 fF/µm2 105 fF

PMOS NMOS Chú giải

23,3 fF

70 fF

2 fF

6 fF

150 µA/V 150 µA/V

5 MΩ

4 MΩ

Cgs=2/3 Cox Cgd = CGDO.W. scale At ID = 20 µA Xấp xỉ tại ID - 20 µA Độ lợi mạch hở

600 V/V 0,0125 -1

Tại L=2

Điển hình Thay đổi theo nhiệt độ Tox=200 A0 Cox = C'ox WL.(scale)2 PMOS rộng hơn 3 lần

750 V/V 0,01 V-1 900 MHz 300 MHz Đối với L =2, fT tăng nếu L = 1

Tham số Dòng phân cực, ID W/L VDS.sat và VSD.sat VGS và VSG VTHN và VTHP ∂ VTHN,P/∂ T KPn và KPp C’ox= εox / tox 1,75 fF/µm2 Coxn và Coxp Cgsn và Csgp Cgdn và Cdgp gmn và gmp ron và rop gmnron và gmprop λn và λp fTn và fTp

Sơ đồ nguyên lý bộ PLL được cải tiến trên cơ sở mạch nguyên lý PLL cơ

bản từ [10]. Các khối chức năng cơ bản gồm PFD, CP, LF, VCO và bộ chia

3.4.2 Bộ PLL thiết kế bằng công nghệ CMOS

(bộ VCO).

được mô tả như Hình 3.15 (sơ đồ tổng thể), Hình 3.16 (bộ PFD) và Hình 3.17

114

Hình 3.15. Sơ đồ nguyên lý bộ PLL

Hình 3.16. Sơ đồ nguyên lý bộ PFD [10]

Hình 3.17. Sơ đồ nguyên lý bộ VCO [10]

115

Để thực hiện các tính toán và mô phỏng tham số hệ thống, các tham số

- Tần số đầu ra VCO: fVCO_out=100 MHz

- Hệ số chia: N=2

- Điện áp nguồn cung cấp: VDD=5V - Hệ số khuếch đại bộ VCO: KVCO=1,57x109 rad/V.s

- Dòng ICP thay đổi trong dải từ 10 µA đến 120 µA.

định lượng của từng khối chức năng như sau:

3.5 Kết quả mô phỏng

Các giá trị tính toán lý thuyết được xây dựng thành các bảng tham chiếu.

Bảng tính toán thời gian kéo vào như một hàm của dòng bơm điện tích, với

giả thiết các tham số khác là cố định.

3.5.1 Tính toán tham số lý thuyết với bộ PLL được thiết kế

Icp (µA)

Icp (µA) 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38

Tpull-in (µs) 1,790 1,362 1,081 0,885 0,741 0,633 0,549 0,481 0,427 0,382 0,345 0,313 0,286 0,262 0,242

Icp (µA) 40 42 44 46 48 50 52 54 56 58 60 62 64 66 68,00

Tpull-in (µs) 0,224 0,208 0,194 0,181 0,170 0,160 0,151 0,143 0,135 0,128 0,122 0,116 0,111 0,106 0,101

Icp (µA) 70 72 74 76 78 80 82 84 86 88 90 92 94 96 98,00

Tpull-in (µs) 0,097 0,093 0,089 0,085 0,082 0,079 0,076 0,074 0,071 0,069 0,066 0,064 0,062 0,060 0,058

100 102 104 106 108 110 112 114 116 118 120

Tpull-in (µs) 0,057 0,055 0,053 0,052 0,050 0,049 0,048 0,047 0,045 0,044 0,043

Thời gian điều hưởng TPLL_tune của bộ PLL là: TPLL_tune = Tpull-in + TLock

Bảng 3-3. Thời gian kéo là hàm của dòng bơm điện tích

116

Khi dòng Icp thay đổi từ 10 µA đến 120 µA, đồ thị biểu diễn ba tham số thời

gian trong chế độ điều hưởng như Hình 3.18.

0.00E+00 2.00E-05 4.00E-05 6.00E-05 8.00E-05 1.00E-04 1.20E-04 1.40E-04

1.00E-05

Thời gian kéo Thời gian khóa Thời gian điều hưởng

1.00E-06

1.00E-07

) y â i g ( i ổ đ y a h t p c I g n ò d i h k n a i g i ờ h t ố s m a h t c á C

1.00E-08

Dòng bơm điện tích Icp (Ampe)

Công suất tiêu thụ trung bình trong thời gian điều hưởng:

Việc tính toán công suất tiêu thụ đối với mô hình thiết kế trên là phức tạp.

Thay vào đó kết quả mô phỏng được thực hiện bằng phần mềm LTSpice để

xác định công suất khi dòng ICP thay đổi từ 10 µA đến 120 µA. Đường đặc

tuyến này được xấp xỉ bằng một hàm tuyến tính.

Hình 3.18. Thời gian kéo, khóa, điều hưởng khi dòng ICP thay đổi

117

Hình 3.19. Công suất trung bình khi ICP thay đổi từ 10 µA đến 120 µA

Khi đặt dòng ICP ở ngưỡng cao nhất là 120 µA, mạch PLL hoạt động ở

trạng thái tăng tốc nhanh nhất, tuy nhiên công suất tiêu thụ cũng lớn nhất, đạt

tới 3,35 µW. Khi ICP bằng 10 µA, mạch PLL hoạt động ở trạng thái tăng tốc

chậm, nhưng có độ ổn định cao, công suất tiêu thụ đạt nhỏ nhất tại 0,98 µW.

Xây dựng đường các đặc tuyến của các tham số Ttune, P và E cho mô

hình thiết kế với giới hạn dải động dòng ICP trong chế độ điều hưởng nhanh

thay đổi từ 20 µA đến 120 µA.

118

Hình 3.20. Đặc tuyến TPLL_tune , PPLL , EPLL cho mô hình với ∆f=50MHz

Hình 3.20 cho thấy với sai số tần số đầu vào 50MHz, bộ PLL hoạt động

trong chế độ hiệu năng cao sẽ khóa tần số nhanh nhất khi đặt ICP bằng 120

µA, thời gian điều hưởng là 0,12 µs. Nếu đặt chế độ giới hạn công suất tiêu

thụ đỉnh bằng 0,25mW, dòng ICP cần đặt bằng 100 µA. Nếu đặt chế độ năng

lượng tiêu thụ tối thiểu, cần đặt dòng ICP bằng 65µA. Các giá trị thực tế phản

ánh đúng so với các kết quả tính toán lý thuyết. Tuy nhiên đối với từng cấu

trúc mạch PLL khác nhau giá trị thực tế sẽ khác nhau. Vì vậy cần xây dựng

tập dữ liệu đặc trưng riêng cho từng mạch thực tế.

Đối với giá trị công suất tiêu thụ trung bình, sẽ không phụ thuộc vào

tham số độ lệch tần số so sánh đầu vào ban đầu. Tuy nhiên thời gian điều

hưởng và năng lượng tiêu thụ thì phụ thuộc vào tham số này. Vì vậy CSDL

119

cần xây dựng cho hai tham số này sẽ là họ đường cong phụ thuộc vào tham số

∆f trong dải hoạt động của bộ PLL. Vì Ttune và E có quan hệ tuyến tính với ∆f.

Nên các giá trị ứng với ∆f không nằm trong CSDL có thể được tính toán từ

các đường đặc tuyến lân cận.

Hình 3.21. Thời gian điều hưởng với các giá trị độ lệch tần khác nhau

Hình 3.21 mô tả đặc tuyến thời gian điều hưởng TPLL_tune theo dòng ICP

với các giá trị ∆f từ 1MHz đến 100 MHz. Có thể thấy sự khác biệt lớn về thời

gian này khi sử dụng dòng ICP nhỏ với các ∆f khác nhau. Tại ICP bằng 20 µA

cần 0,22 µs để kéo ∆f bằng 1MHz, nhưng cần tới 0,64 µs để kéo ∆f bằng

100MHz. Khi sử dụng dòng ICP lớn, sự khác biệt này giảm xuống. Để kéo ∆f

trong dải từ 1MHz đến 100 MHz, TPLL_tune thay đổi trong dải từ 0,08 µs đến

0,15 µs.

120

Hình 3.22. Năng lượng tiêu thụ trong thời gian điều hưởng

Hình 3.22 mô tả năng lượng tiêu thụ EPLL trong thời gian điều hưởng ứng

với các ∆f từ 1 MHz đến 100 MHz. Có thể thấy năng lượng tiêu thụ tối thiểu

đối với các ∆f khác nhau xảy ra tại các giá trị ICP khác nhau. Với ∆f bằng

1MHz, EPLL đạt EPLL_min tại ICP_1MHz bằng 30 µA, với ∆f bằng 10MHz, EPLL

nhỏ nhất tại ICP_10MHz bằng 36 µA, tương tự như vậy ICP_20MHz bằng 42 µA,

ICP_100MHz bằng 88 µA. Các giá trị này sẽ được lưu trong CSDL để xác định

điểm làm việc tối ưu về năng lượng tiêu thụ cho bộ PLL.

3.5.2 Sự phụ thuộc thời gian và độ ổn định vào hệ số tắt dần

Mô phỏng khảo sát phản ứng của PLL khi hệ số tắt dần ζ thay đổi từ 0.1

đến 3.0. Tần số tham chiếu ban đầu được cài đặt bằng 50MHz, sau đó chuyển

xuống bằng 20 MHz tại thời điểm 1,2 µs. Khảo sát tốc độ kéo vào, tốc độ

khóa, và độ ổn định của bộ PLL đối với các giá trị ζ khác nhau:

121

Hình 3.23. Phản ứng của PLL khi hệ số tắt dần ζ =0,1; 0,2 và 0,3

Kết quả Hình 3.23 cho thấy tại thời điểm 1,2 µs, bộ PLL đã kết thúc giai

đoạn kéo tần số vào vùng khóa (tại 0,8µs), nhưng chưa khóa được tần số 50

MHz, tốc độ khóa rất chậm. Khi chuyển tần số tham chiếu về 20MHz, thời

gian kéo vào khoảng 0,4 µs (tại thời điểm 1,6 µs).Với ζ =0,1 bộ PLL chưa

khóa được tại thời điểm 3 µs, trong khi đó với ζ = 0,2 và 0,3 bộ PLL bắt đầu

vào trạng thái khóa.

Hình 3.24. Phản ứng của PLL khi hệ số tắt dần ζ =0,4; 0,5 và 0,6

Nhận xét Hình 3.24: cho thấy PLL kết thúc kéo vào tại 0,75 µs. Tại thời

điểm 1,2 µs, bộ PLL bắt đầu vào trạng thái khóa đối với cả ba giá trị ζ với tốc

độ tỉ lệ thuật với giá trị ζ. Khi chuyển tần số tham chiếu về 20MHz, thời gian

kéo vào đối với cả 3 giá trị là khoảng 0,3 µs. Với ζ =0,4 bộ PLL khóa tại 2,1

µs, với ζ = 0,5 bộ PLL khóa tại 1,9 µs và với ζ = 0,6 bộ PLL khóa tại 1,8 µs.

122

Hình 3.25. Phản ứng của PLL khi hệ số tắt dần ζ =0,7; 0,8 và 0,9

Nhận xét Hình 3.25: cho thấy bộ PLL kết thúc kéo vào tại 0.65 µs. Tại

thời điểm 1,2 µs, bộ PLL bắt đầu vào trạng thái khóa đối với cả ba giá trị ζ,

tuy nhiên mức tạp âm tốt nhất đối với ζ =0,7 và ζ =0,8, kém hơn đối với ζ

=0,9. Khi chuyển tần số tham chiếu về 20MHz, với thời gian kéo vào khoảng

0,2 µs cho cả 3 giá trị ζ. Mức tạp âm cũng tương tự như giai đoạn trước.

Hình 3.26. Phản ứng của PLL khi hệ số tắt dần ζ =2,8; 2,9; 3,0

Khi giá trị ζ tiếp tục tăng đến 3,0, thời gian kéo vào tiếp tục giảm nhưng

với tốc độ chậm hơn và dần bão hòa tại giá trị khoảng 0,4 µs. Tuy nhiên tạp

âm cũng tăng lên, hậu quả là điện áp điều khiển VVCO dao động ngày càng lớn.

Đánh giá chung: Khi ζ từ 0,1 đến 0,6: Thời gian kéo chậm, khóa chậm. ζ

từ 0,7 đến 1,2: Thời gian kéo nhanh, khóa nhanh, tạp âm thấp. ζ từ 1,3 đến

123

1,8: Thời gian kéo nhanh hơn, khóa nhanh hơn nhưng tạp âm lớn hơn. ζ từ

1,8 đến 3,0: Thời gian kéo và khóa không nhanh hơn đáng kể, tạp âm rất lớn.

Như vậy: Hệ số ζ chọn lựa hợp lý nhất trong dải từ 0.7 đến 1.2. Kết luận

này phù hợp với các kết luận ở phần cơ sở lý thuyết.

3.5.3 Mô phỏng đánh giá thời gian khóa khi ICP thay đổi

Kết quả mô phỏng bộ THTS với tham số dòng ICP thay đổi từ 2 µA đến

120 µA, và điện trở Rz thay đổi để đảm bảo giá trị (cid:1)(cid:2)(cid:3)(cid:4)(cid:5)(cid:6) = (cid:8)(cid:9)(cid:10)(cid:11)(cid:12).

Hình 3.27. Điều hưởng với dòng ICP bằng 2; 4; 6 (µA). Hình 3.27 cho thấy tốc độ khóa rất chậm, tần số được khóa sau 1,4 µs.

Hình 3.28. Điều hưởng với dòng ICP bằng 7; 8; 9 (µA). Trong Hình 3.28, tốc độ khóa nhanh hơn, mạch ổn định sau khi khóa.

124

Hình 3.29. Điều hưởng với dòng ICP bằng 16, 18, 20 (µA).

Khi ICP bằng khoảng 20 µA, tốc độ khóa tỷ lệ thuận ICP, nhưng mạch có

dấu hiệu mất ổn định sau khi khóa.

Hình 3.30. Điều hưởng với dòng ICP bằng 28, 30, 32 (µA).

Khi dòng ICP bằng khoảng 30 (µA), mạch mất ổn định sau một thời gian.

Hình 3.31. Điều hưởng với dòng ICP bằng 60, 90, 120 (µA).

125

Điều hưởng với dòng ICP bằng 60 (µA), thời gian khóa là 0,36 µs. Điều

hưởng với dòng ICP bằng 120 (µA) thời gian khóa là 0,20 µs.

So sánh kết quả mô phỏng thời gian khóa tổng cộng với tính toán lý

0.00E+00 2.00E-05 4.00E-05 6.00E-05 8.00E-05 1.00E-04 1.20E-04 1.40E-04

Thời gian điều hưởng lý thuyết

Thời gian điều hưởng mô phỏng

) y â i g (

2.00E-06 t ế y u h t ý l à v ế t c ự h t g n ở ư h u ề i đ n a i g i ờ h 2.00E-07 T

Dòng bơm điện tích Icp (Ampe)

thuyết như Hình 3.32.

Hình 3.32. So sánh thời gian khóa lý thuyết và mô phỏng

Kết quả mô phỏng cho thấy có sự sai khác nhỏ giữa thời gian khóa tính

toán lý thuyết và thời gian khóa mô phỏng khi dòng ICP thay đổi. Điều này có

thể giải thích được vì mô hình tính toán bộ PLL bậc 3 được xây dựng gần

đúng từ mô hình bộ PLL bậc 2.

Trên cơ sở đường đặc tuyến từ Hình 3.32, thuật toán điều khiển sẽ xác

định được thời gian chuyển tối ưu khi chuyển từ giai đoạn điều hưởng sang

giai đoạn giữ ổn định. Việc chọn lựa được đúng thời điểm chuyển mạch là rất

quan trọng, ảnh hưởng trực tiếp đến thời gian khóa tổng cộng.

Thời gian điều hưởng khi sử dụng thuật toán điều khiển:

126

So sánh thời gian khóa tối ưu với thời gian khóa với các thời điểm

chuyển mạch khác nhau. Việc xác định chính xác thời điểm chuyển mạch là

quan trọng. Hình 3.33 mô phỏng phản ứng của mạch khi chuyển mạch chậm

tại thời điểm 5,6 µs. Giai đoạn khóa nhanh đạt được trạng thái khóa tại 0,3 µs.

Tuy nhiên nếu không chuyển sang trạng thái giữ, mạch có xu hướng mất ổn

định, đến thời điểm 5,6 µs, mạch chuyển sang trạng thái khóa chuẩn, kéo tần

số đầu ra về trạng thái khóa, và đạt được khóa tại thời điểm 0,7 µs.

Hình 3.33. Khi chuyển mạch quá trễ, thời gian khóa tổng cộng là 0,7µs

Hình 3.34 mô phỏng phản ứng của mạch khi chuyển mạch sớm tại 0,13

µs. Khi đó mạch khóa nhanh chưa đưa tần số đầu ra về trạng thái khóa, nhưng

đã chuyển sang mạch khóa chuẩn, tần số được khóa tại thời điểm 0,6 µs.

Hình 3.34. Khi chuyển mạch quá sớm, thời gian khóa là 0,6µs

127

Hình 3.35 mô phỏng phản ứng của mạch khi chuyển mạch đúng thời

điểm tại 0,29 µs, khi mạch khóa nhanh vừa đưa tần số về trạng thái khóa,

chuyển sang mạch khóa chuẩn để giữ ổn định tần số. Thời gian tổng cộng để

khóa là 0,35 µs.

Hình 3.35. Chuyển mạch đúng thời điểm, thời gian khóa là 0,35µs

Như vậy có thể thấy việc xác định đúng thời điểm chuyển băng thông sẽ

tối thiểu hóa thời gian điều hưởng tần số.

Hình 3.36. Nhiễu pha trong 3 trường hợp chuyển khóa

Hình 3.36 cho thấy nhiễu pha trong trường hợp chuyển mạch đúng thời

điểm là tốt nhất. Khi chuyển mạch chậm mức tạp âm nền lớn, khi chuyển

mạch nhanh, xuất hiện các spur tại 75MHz và 125MHz.

128

3.6 Áp dụng giải pháp cho chip PLL thực tế

Tại phần trước, các tính toán lý thuyết và mô phỏng giải pháp tái cấu hình

cho bộ PLL đã được trình bày. Trong phần này, giải pháp được áp dụng vào

một chíp PLL thực tế. Các kết quả thực nghiệm được đo đạc sử dụng bo mạch

EVAL-ADF4351EB1Z của Analog Devices [7].

Hình 3.37. Bo mạch đánh giá chip PLL ADF4351

Bo mạch được thiết kế để đánh giá hiệu năng hoạt động của bộ THTS

PLL ADF4351 của hãng. Chip có thể tạo ra tần số trong dải 35 MHz đến 4,4

GHz, tích hợp bộ VCO và bộ lọc vòng 35 kHz. Bộ dao động thạch anh on-

board cung cấp một tần số tham chiếu 25 MHz. Dòng bơm điện tích có thể

thay đổi 16 mức trong dải từ 0,31mA đến 5mA. Cài đặt phép đo được thể hiện

như trong Hình 3.37. Bo mạch được kết nối với phần mềm máy tính qua giao

tiếp USB để cài đặt tham số hoạt động. Đầu ra RFOUTA+ của bo mạch được

kết nối tới máy hiện sóng để đo thời gian điều hưởng. Đầu ra RFOUTA- được

nối với một tải giả 50Ω.

129

Hình 3.38. Các đường cong hoạt động của bộ PLL ADF4351

Hình 3.38 biểu thị các đường cong hoạt động của bộ PLL, bao gồm thời

gian điều hưởng, năng lượng tiêu thụ và công suất tiêu thụ với các giá trị dòng

bơm điện tích trong dải hoạt động của chip PLL. Độ lệch tần số ở đầu vào là

500 MHz. Đồ thị cho thấy kết quả thực nghiệm phản ánh đúng với các tính

toán lý thuyết.

Khi dòng ICP tăng thì thời gian điều hưởng giảm. Nếu bộ THTS hoạt động

trong chế độ tiết kiệm năng lượng, dòng ICP tối ưu được đặt bằng 2,5 mA để

đạt được giá trị tiêu thụ năng lượng nhỏ nhất, ở mức 14,3 mJ. Ngược lại, nếu

bộ THTS hoạt động trong chế độ giới hạn mức công suất tiêu thụ, giả sử với

một mức ngưỡng Plimit = 196,5mW, thì dòng ICP được đặt bằng 4,38mA. 3.7 Kết luận chương 3

Chương 3 đã đề xuất mô hình bộ THTS có cấu trúc lai DDS+PLL cho

CR. Cấu trúc và cơ chế hoạt động của bộ THTS được phân tích chi tiết, đặc

biệt ở các tham số độ ổn định tần số, tốc độ khóa tần số và mức tiêu thụ năng

lượng. Trên cơ sở đó một giải pháp tái cấu hình cho bộ THTS được đề xuất.

130

Bộ PLL hoạt động với mục tiêu đạt được điểm làm việc tối ưu trong các

chế độ hoạt động khác nhau: (i) Hiệu năng cao: không có ràng buộc về năng

lượng tiêu thụ. Bộ PLL có thời gian điều hưởng nhanh nhất. (ii) Tiết kiệm

năng lượng: bộ PLL hoạt động tại điểm làm việc mà năng lượng tiêu thụ tối

thiểu khi điều hưởng tần số. (iii) Giới hạn công suất: Công suất tiêu thụ tối đa

được phép trong chế độ tăng tốc không được vượt quá một giá trị đặt trước.

Các đường đặc tuyến tổng quát cho các tham số thời gian điều hưởng tần

số, công suất tiêu thụ trung bình và năng lượng tiêu thụ trong khi điều hưởng

của bộ PLL đã được xây dựng và phương pháp chọn điểm làm việc cho bộ

PLL trong các chế độ hoạt động khác nhau đã được đề xuất. Bộ PLL có thể

tái cấu hình, được điều khiển bằng thuật toán phần mềm. Thời điểm chuyển

trạng thái khóa tần số được tính toán bằng phần mềm thay vì sử dụng một bộ

phát hiện khóa bằng mạch phần cứng như các bộ PLL khóa nhanh khác, làm

giảm mức tiêu thụ năng lượng của bộ PLL nhưng vẫn đảm bảo đạt được thời

gian khóa nhanh. Kết quả nghiên cứu được công bố trong [4].

Bộ DDS được sử dụng làm tần số tham chiếu cho bộ PLL, cho phép bộ

PLL sử dụng bộ chia phản hồi có hệ số N nhỏ, làm giảm nền tạp và đạt được

độ phân giải tần số đầu ra nhỏ, vượt qua nhược điểm giới hạn độ phân giải

bằng tần số tham chiếu trong các bộ PLL sử dụng tần số tham chiếu cố định.

Kết quả nghiên cứu được công bố trong [2].

131

KẾT LUẬN

Vô tuyến nhận thức (CR) đang là xu hướng phát triển của thông tin liên

lạc không dây trong hiện tại và tương lai. Mô hình CR điển hình được tạo nên

từ một bộ máy nhận thức kết hợp với một nền tảng vô tuyến định dạng mềm

(SDR). Trong một thiết bị CR hay một mạng CR điển hình, cảm nhận phổ là

một trong những chức năng quan trọng, được thực hiện trên nền SDR.

Trong một mô hình CR, đặc biệt là các máy thu CR dải rộng, bộ tổ hợp

tần số (THTS) đóng vai trò thiết yếu. Để đáp ứng được yêu cầu làm việc từ

CR, THTS cần phải có khả năng tái cấu hình tham số. Hai tham số quan trọng

là thời gian điều hưởng tần số và công suất tiêu thụ bộ THTS.

A. Các kết quả của luận án

Luận án đã nghiên cứu các vấn đề tổng quan về hệ thống CR, SDR, bài

toán cảm nhận phổ trong CR, và vấn đề tái cấu hình các khối chức năng ở

phần số và phần tương tự trong mô hình SDR thực tế điển hình. Luận án đã

chỉ ra các tham số quan trọng ảnh hưởng đến hoạt động của CR cho bài toán

cảm nhận phổ, đó là thời gian cảm nhận và mức tiêu thụ năng lượng nguồn

cung cấp. Trên cơ sở đó luận án đề xuất giải pháp xử lý tín hiệu số cho phần

thuật toán cảm nhận phổ, và giải pháp xử lý tín hiệu tương tự cho bộ THTS để

cải thiện các tham số trên.

B. Đóng góp mới của luận án

1. Đề xuất giải pháp cảm nhận phổ dải rộng cho hệ thống thông tin CR

nhằm tăng tốc độ cảm nhận và vẫn đảm bảo độ chính xác phát hiện tín hiệu so

với phương thức phát hiện năng lượng kinh điển. Giải pháp được thể hiện

bằng mô hình bộ cảm nhận phổ thích nghi dải rộng (WSB) cho CR với thuật

toán điều chỉnh tốc độ lấy mẫu FFT để nâng cao khả năng phát hiện với các

dạng tín hiệu có thành phần pilot. Các tham số về tạp và tín hiệu ở các kênh

trong dải tần làm việc của CR được đánh giá và lưu trữ trong cơ sở dữ liệu,

132

sau đó được sử dụng làm tham số khởi tạo thuật toán cảm nhận cho từng

kênh. Với yêu cầu về xác suất phát hiện Pd lớn hơn 0,9, bộ WSB được cấu

hình động, có thể phát hiện tín hiệu nhỏ tới ngưỡng -19 dB. Thuật toán đạt

được độ lợi đến 3,6 dB khi phát hiện pilot so với bộ phát hiện không có tính

năng điều chỉnh tốc độ lấy mẫu.

2. Đề xuất giải pháp tái cấu hình cho bộ THTS có cấu trúc lai DDS kết

hợp PLL, nhằm tối ưu hóa tốc độ điều hưởng và năng lượng tiêu thụ. Bộ PLL

thiết kế bằng công nghệ CMOS, có thể được tái cấu hình trong các chế độ

hoạt động: (i) Điều hưởng nhanh nhất; (ii) Năng lượng tiêu thụ nguồn cung

cấp tối thiểu; (iii) Giới hạn công suất tiêu thụ trung bình. Phương pháp tổng

quát chọn điểm làm việc cho bộ PLL trong các chế độ hoạt động khác nhau

được đề xuất. Thời điểm chuyển trạng thái khóa tần số được tính toán bằng

phần mềm thay vì sử dụng một bộ phát hiện khóa bằng mạch phần cứng như

các bộ PLL khóa nhanh khác. Bộ DDS được sử dụng làm tần số tham chiếu

cho bộ PLL, cho phép giảm nền tạp nội bộ và đạt được độ phân giải tần số

đầu ra tốt hơn so với các bộ PLL sử dụng tần số tham chiếu cố định.

C. Hướng phát triển của luận án

Trong nội dung nghiên cứu của luận án, đối với mô hình bộ cảm nhận

phổ dải rộng, tác giả mới giới hạn phạm vi nghiên cứu với mô hình tạp âm

cộng trắng Gauss. Hướng nghiên cứu tiếp theo của luận án sẽ hướng đến các

mô hình tạp âm màu khác nhau. Đối với bài toán tiết kiệm năng lượng cho

thiết bị CR, luận án mới giới hạn ở giải pháp cho bộ tổ hợp tần số, chưa mở

rộng ra các khối chức năng khác. Đây cũng sẽ là hướng nghiên cứu tiếp theo

của luận án.

133

DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA TÁC GIẢ

1. Vũ Lê Hà, Phạm Thanh Hùng (2009), “Tự động giám sát kênh thông

tin vô tuyến sử dụng khối phân tích phổ trong máy thu thiết lập bằng phần

mềm trên nền FPGA”. Tạp chí nghiên cứu khoa học và công nghệ quân sự,

Số 3/2009, tr.48-53.

2. Vũ Lê Hà, Trần Việt Hải, Phan Hồng Minh (2010), “Thiết kế bộ tổ hợp

tần số nhảy tần tốc độ cao sử dụng linh kiện tổ hợp tần số tốc độ thấp và

FPGA tốc độ cao”. Tạp chí nghiên cứu khoa học và công nghệ quân sự, Số

10/2010, tr.26-30.

3. Vũ Lê Hà (2014), “Bộ cảm nhận phổ thích nghi cho hệ thống vô tuyến

thông minh (Cognitive Radio)”, Tạp chí nghiên cứu khoa học và công nghệ

quân sự, Số 30, 4/2014, tr.46-52.

4. Vũ Lê Hà (2015), “Bộ PLL tái cấu hình cho vô tuyến nhận thức”, Tạp

chí nghiên cứu khoa học và công nghệ quân sự. Số 35, 02/2015, tr.50-58.

134

TÀI LIỆU THAM KHẢO

Tiếng Việt

1. Dương Tử Cường (2001), Xử lý tín hiệu số, NXB KH&KT, Hà Nội.

2. Đới Thị Lan, Trịnh Quang Kiên, Lê Thanh Bằng, Hoàng Văn Toàn, Trần

Xuân Nam (2013), “Thực hiện kỹ thuật cảm biến phổ phát hiện năng

lượng trong mạng vô tuyến nhận thức trên FPGA”, Tạp chí nghiên cứu

Khoa học và Công nghệ Quân sự, trang 27-32, Số 24, 04.2013.

3. Phạm Duy Phong (2013), Thuật toán ước lượng các tham số của tín hiệu

trong hệ thống thông tin vô tuyến, Luận án tiến sĩ kỹ thuật, Viện Nghiên

cứu Điện tử - Tin học - Tự động hóa, Hà Nội.

4. Vũ Lê Hà, Bạch Nhật Hồng (2009), “Thiết kế máy thu FM thiết lập bằng

phần mềm”, Tạp chí nghiên cứu khoa học và công nghệ quân sự, (Số

3/2009), tr.41-47.

5. Trần Việt Hải, Vũ Lê Hà, Phan Văn Việt (2010), “Về một phương pháp

nâng cao chất lượng hệ thống thông tin giám sát, điều khiển cho lực lượng

Bộ đội biên phòng và Cảnh sát biển”. Tạp chí nghiên cứu khoa học và

công nghệ quân sự, (Số 10/2010), tr.20-25.

Tiếng Anh

6. Aamna Anil (2010), “A high efficiency charge pump for low voltage

devices”, International Journal of Power System Operation and Energy

Management, ISSN (PRINT): 2231 – 4407, Volume-2, Issue-3,4

7. Analog Devices (2012), “Evaluation Board for the ADF4351 Fractional-N

PLL Frequency Synthesizer,'' Tech. Rep., 2012. [Online Available]

8. Arslan Huseyin (2007), Cognitive Radio, Software Defined Radio, and

Adaptive Wireless Systems, Springer, The Netherlands.

9. Austin Harney, Grzegorz Wawrzola (2011), “Power Management Design

for PLLs”, Analog Dialogue 45-09, September (2011).

135

10. Baker R. Jacob (2011), CMOS: Circuit Design, Layout and Simulation,

John Wiley and Sons, 2011.

11. Bishop A. J., Roberts G. W., Blostein M.L. (1992), “Adaptive phase

locked loop for video signal sampling,” in Proc. IEEE ISCAS’92, San

Diego, CA, May 1992, pp. 1664-1667

12. Bosner W. (1998), “SPEAKeasy Military Software Defined Radio”, in

Proc. International Symposium on Advanced Radio Technologies, 1998.

13. Bouzegzi A., Jallon P., Ciblat P. (2008), “Matched filter based algorithm

for blind recognition of OFDM systems”, IEEE Vehicular Technology

Conference.

14. Cabric D., Mishra S. M., Brodersen R. W. (2004), “Implementation issues

in spectrum sensing for cognitive radios”, in Proc. Asilomar Conf. on

Signals, Systems, and Computers, vol. 1, pp. 772-776

15. Cabric D., Tkachenko A., Brodersen R. (2006), “Spectrum sensing

measurements of pilot, energy, and collaborative detection”, in Proc. IEEE

Military Commun. Conf., Washington, D.C., USA,pp. 1–7.

16. Carlos C., (Aug 2007), “Spectrum sensing for dynamic spectrum access of

TV band”, in Proc.2th International Conference on Cognitive Radio

Oriented Wireless Networks and Communications.

17. Chang S.Y. (2006), “Analysis of Proposed Sensing Schemes”, IEEE

802.22-06/0032r0.

18. Chen S.C., Chang C.J., Gau R.H. (2012), “A Two-Phase and Two-Period

Spectrum Sensing Scheme Using High-Layer Information for Cognitive

Radio Networks”, 978-1-4577-1719 IEEE.

19. Cooley J., Tukey J. (1965), “An Algorithm for the machine calculation of

complex fourier series”, Machine calculation of complex fourier serie.

20. Cosovic I., Jondral F. K., Buddhikot M., Kohno R. (2008), Cognitive

136

Radio and Dynamic Spectrum Sharing Systems. EURASIP Journal on

Wireless Communications and Networking.

21. Dandawaté A.V., Giannakis G.B. (1994), “Statistical tests for presence of

cyclostationarity”, IEEE Transactions on Signal Processing, Vol. 42, Issue

9, pp 2355-2369.

22. Digham F., Alouini M., Simon M. (2003), “On the Energy Detection of

Unknown signals over Fadings Channels”, in Proc. IEEE Int. Conf. on

Commun. (ICC'03).

23. Dominique Noguet (2009), “Sensing techniques for Cognitive Radio -

State of the art and trends, - A White Paper”, IEEE SCC 41, France.

24. Du Xiaoming, Zhang Jun, (2011), “DDS phase-locked swept source

and study design”, 2011 International Conference on Computer Science

and Network Technology

25. El-Laithy Dina M., Zekry Abdelhalim, Abouelatta Mohamed (2013),

“Speeding-up Phase-Locked Loops based on Adaptive Loop Bandwidth”,

International Journal of Computer Applications (0975 – 8887), Volume

61– No.3, January 2013

26. Ganesan G., Li Y. (2005), “Agility improvement through cooperative

diversity in cognitive radio”, in Proc. IEEE Global Telecomm. Conf.

(Globecom), vol. 5, St. Louis, Missouri, USA, pp. 2505–2509.

27. Ganesan G, (2005), “Cooperative spectrum sensing in cognitive radio

networks”, in Proc. IEEE Int. Symposium on New Frontiers in Dynamic

Spectrum Access Networks, Baltimore, Maryland, USA, pp. 137–143.

28. Gardner W.A, (1988), Statistical Spectral Analysis: A Nonprobabilistic

Theory, Prentice-Hall, Englewood Cliffs, New Jersey.

29. Gardner W.A., Zivanovic G. (1991), “Degrees of cyclostationary and their

application to signal detection and estimation”,Signal Processing,

137

Vol.22,No3.

30. Gardner W.A., Spooner M. (1992), "Signal Interception: Performance

IEEE Transactions on Advantages of Cyclic-Feature Detectors",

Communications, vol. 40, no. 1, pp. 149-159.

31. Gardner W.A., (1994), Cyclostationarity in Communications and Signal

Processing, IEEE Press.

32. George Thomas (2012), “Situation Awareness Issues in Tactical Cognitive

Radio”, 2012 IEEE International Multi-Disciplinary Conference on

Cognitive Methods in Situation Awareness and Decision Support, New

Orleans, LA.

33. Ghozzi M., Dohler M., Marx F., Palicot J. (2006), "Cognitive radio:

methods for the detection of free bands", Comptes Rendus Physique,

Elsevier, volume 7, pp 794-804.

34. Gholamipour A. (2011), “Reconfigurable Filter Implementation of a

Matched-filter Based Spectrum Sensor for Cognitive Radio Systems”,

978-1-4244-9474-3/11/IEEE

35. Goertzel Gerald (1958), “An Algorithm for the Evaluation of Finite

Trigonometric Series”, The American Mathematical Monthly, Vol. 65, No.

1, pp. 34-35.

36. Govind Singh Patel1, Sanjay Sharma (2010), “Comparative Study of PLL,

DDS and DDS-based PLL Synthesis Techniques for Communication

System”, International Journal of Electronics Engineering, 2(1), pp. 35-40 37. Han Trong Thanh, Tran Ngoc Ha, Vu Van Yem (2013), “Novel direction

finding algorithm based on phase locked loop with low computational

complexity”, Advanced Technologies for Communications (ATC), 2013

International Conference, Oct. 2013, pp 437 – 442, ISSN:2162-1020, Ho

Chi Minh City, IEEE

138

38. Hassani J. Y., Kamarei M. (2001), “A Flexible Method of LUT Indexing

in Digital Predistortion Linearization of RF Power Amplifiers”, in Proc.

IEEE International Symposium on Circuits and Systems, vol. 1, Sydney,

NSW, Australia, pp. 53–56.

39. Hurd H.L., Gerr N.L. (1991), “Graphical methods for determining the

presence of periodic correlation”, Journal of Time Series Analysis, Vol.

12, No. 4, p. 337 – 350.

40. Hwang I., Song S., Kim S. (2001), “A digitally controlled phase-locked

loop with a digital phase-frequency detector for fast acquisition”, IEEE J.

Solid-State Circuits, pp. 1574-1581, Oct. 2001

41. Jan Doutreloigne (2009), “Power Efficiency Optimization of Fully

Integrated Dickson Charge Pumps”, Proceedings of the 9th WSEAS

International Conference on Microelectronics, Nanoelectronics,

Optoelectronics.

42. João Gonçalves, Jorge R. Fernandes, Manuel M. Silva (2006), “A

Reconfigurable Quadrature Oscillator Based on a Direct Digital Synthesis

System ”, DCIS 2006

43. Jones S. D., Jung E., Liu X., Merheb N., Wang I. J. (2007),

“Characterization of spectrum activities in the U.S. public safety band for

opportunistic spectrum access”, in Proc. IEEE Int. Symposium on New

Frontiers in Dynamic Spectrum Access Networks, Dublin, Ireland, pp.

137–146.

44. Jung Hoiyoon (2011), “Non-uniform spectrum sensing using

computationally efficient 2-level (FFT-Goertzel) based Energy Detection”,

978-1-4577-1268-5/11/IEEE.

45. Jung H., Lim S., Jang J.B. (2011), “Novel Incremental Spectrum Sensing

Method Based on Sequential Tone Detection”, IEEE

139

46. Kang Cheng Wei (2013), “Low voltage charge pump circuit using 0.18 µm

CMOS Technology”, Électronique et transmission de l’information

47. Keliu Shu, Edgar Sanchez-Sinencio (2005), CMOS PLL Synthesizers:

Analysis and Design, 2005, Springer Science + Business Media, Inc.

48. Kolodzy et al P.. (2001), “Next generation communications: Kickoff

meeting”, in Proc. DARPA.

49. Koch R. (2001), “Linearization: Reducing distortion in power amplifiers”,

IEEE Microwave, vol. 2, pp. 37–49.

50. Kyeong Jin Kim, Trung Q. Duong, Xuan-Nam Tran (2012), “Performance

Analysis of Cognitive Spectrum-Sharing Single-Carrier Systems With

Relay Selection”, IEEE Trans On Signal Proc, Vol. 60, No. 12, 2012

51. Lee J., Kim B. (2000), “A low-noise fast-lock phase-locked loop with

adaptive bandwidth control”, IEEE J. Solid-State Circuits,vol. 35, pp.

1137-1145, Aug. 2000

52. Liesbet Van der Perre, Jan Craninckx, Antoine Dejonghe (2009), Green

Software Defined Radios - Enabling seamless connectivity while saving on

hardware and energy, Springer

53. Lin Min-Chuan, Tsai Guo-Ruey, Tu Yung-Chin, Chang Tai-Hsiung, Lin

Ching-Hu (2008), “FPGA based spectrum analyzer with high area

efficiency by Goertzel algorithm”, Congress on Image and Signal

Processing, IEEE 2008.

54. Lo C., Luong H. (2002), “A 1.5-V 900-MHz monolithic CMOS fast-

switching frequency synthesizer for wireless applications,” IEEE J. Solid-

State Circuits, Vol. 37, pp. 459-470, Apr.2002

55. Maletić N., Galić J., Šajić S., Veletić M. (2012), “FH-SS DDS-PLL based

Frequency Synthesizer”, IX Symposium Industrial Electronics INDEL

2012, Banja Luka

140

56. Matheson R. (2003), “The electrospace model as a frequency management

tool”, in Int. Symposium On Advanced Radio Technologies, Boulder,

Colorado, USA, pp. 126–132.

57. McHenry M., Livsics E., Nguyen T., Majumdar N. (2007), “XG dynamic

spectrum sharing field test results”, in Proc. IEEE Int. Symposium on New

Frontiers in Dynamic Spectrum Access Networks, Dublin, Ireland, pp.

676–684.

58. Mishra S., Sahai A., Brodersen R. (2006), “Cooperative sensing among

cognitive radios,” in Proc. IEEE Int. Conf. Commun., vol. 2, Istanbul,

Turkey, pp. 1658–1663.

59. Mitola .J (2000), Cognitive Radio: An Integrated Agent Architecture for

Software Defined Radio, Ph.D. dissertation, Royal Inst. of Tech., Sweden.

60. Mourad Barkat (2005), Signal Detection and Estimation, Artech House

61. Neihart N.M., Roy S., Allstot D.J. (2007), "A parallel multi-resolution

IEEE sensing technique for multiple antenna cognitive radios",

International Symposium on Circuits and Systems, pp. 2530-2533

62. National Instrument (2006), “Reducing the Effects of Noise in a Data

Acquisition System by Averaging”, Tutorial.

63. Norouzi M., Guenther B., Wu Z., Zhou C. (2011), “Hybrid Smoothing

Method (HSM) in Cyclostationary Signal Detection for Cognitive Radio”,

978-1-4244-8327-3/11/ IEEE.

64. Olabiyi O., Annamalai A. (2012), “Extending the Capability of Energy Detector for Sensing of Heterogeneous Wideband Spectrum”, 2nd IEEE

International Workshop on Densely Connected Networks.

65. Park J., Park S. R., Roh H. J., Koo K. H. (2001), “Power Amplifier Back-

off Analysis with AM-to-PM for Millimeter-wave OFDM Wireless LAN”,

in Proc. IEEE Radio and Wireless Conference, Waltham, MA, USA, pp.

141

189–192.

66. Pham Duy Phong, Dang Trung Chinh, Vu Van Yem, Nguyen Van Khang

(2010), “A More Practical Spectrum Sensing Technique in Cognitive

Radio Networks”, The 2010 International Conference on Advanced

Technologies for Communications, ATC 2010, Ho Chi Minh City,

Vietnam, October 20-22, 2010.

67. Pham Duy Phong, Dang Trung Chinh and Vu Van Yem (2010),

“OR Rule and Parallel Processing Technique in Multiple Antennas

third International Conference on for Spectrum Sensing,” The

Communications and Electronics, ICCE 2010, Nha Trang, Vietnam,

August 13-15, p. 273 - 277.

68. Poor H. Vincent (1994), An Introduction to Signal Detection and

Estimation, Springer-Verlag, New York.

69. Quan Zhi, Cui Shuguang, Poor H. Vincent, Sayed Ali H. (2008),

“Collaborative Wideband Sensing for Cognitive Radios”, IEEE Signal

Processing Magazine.

70. Roh G., Lee Y., Kim B. (1997), “Optimum phase-acquisition technique for

charge-pump PLL”, IEEE J. Solid-State Circuits,vol. 32, pp. 729-740,

Sept. 1997

71. Roland Proesch (2011), Technical Handbook for Radio Monitoring HF,

Nordersteds, Germany.

72. Roland Proesch (2011), Technical Handbook for Radio Monitoring

VHF/UHF, Nordersteds, Germany.

73. Sahai A., Cabric D. (2005), “spectrum sensing-Fundamental limits and

practical challenges”, Dyspan 2005 tutorial, University of California,

Berkeley

74. Sanket S. Kalamkar, Adrish Banerjee, Abhishek K. Gupta (2012), “SNR

142

Wall for Generalized Energy Detection Under Noise Uncertainty in

Cognitive Radio”, http://home.iitk.ac.in/~kalamkar/links/apcc_13.pdf

75. Shankar S., Cordeiro C., Challapali K. (2005), “Spectrum agile radios:

utilization and sensing architectures”, in Proc. IEEE Int. Symposium on

New Frontiers in Dynamic Spectrum Access Networks, Baltimore,

Maryland, USA, pp. 160–169.

76. Shellhammer S., Tandra R. (2006), “An Evaluation of DTV Pilot Power

Detection”, IEEE Std. 802.22-06/0188r0, Sep. 2006

77. Shibing Zhang, Zhihua Bao (2011), “An Adaptive Spectrum Sensing

Algorithm under Noise Uncertainty”, IEEE ICC 2011

78. Shirahama H., Taniguchi K., Nakashi K. (1993), “A new very fast pull-in

PLL system with anti-pseudo-lock function”, in Proc. Symp. VLSI Circuits

Dig. Tech. Papers, Kyoto, Japan, May 1993, pp. 75-76

79. Sidiropoulos S., Liu D., Kim J., Wei G., Horowitz M. (2000), “Adaptive

bandwidth DLLs and PLLs using regulated supply CMOS buffers”, Symp.

on VLSI Circuits Digest Technical Papers, Honolulu, HI, June 2000, pp.

124-127

80. Simon Haykin (2005), “Cognitive Radio:Brain-empowered wireless

Communication”, IEEE Journal on selected areas in comm,Vol 23.

81. Srinu S. (2010), “FPGA implementation of Spectrum Sensing based on

Energy detection for Cognitive Radio”, 978-1-4244-7770-8/10/IEEE.

82. Tandra Rahul, Sahai Anant (2008), “SNR Walls for Signal Detection”,

IEEE Journal of selected topics in signal processing, Vol. 2, No. 1,

February 2008

83. Tang Y., Zhou Y., Bibyk S., Ismail M. (2001), “A low-noise fast settling

PLL with extended loop bandwidth enhancement by new adaptation

technique”, in Proc. IEEE ASIC/Soc Conf.,pp. 93-97, Sept. 2001

143

84. Tang Y., Ismail M., Bibyk S. (2002), “A new fast-settling gearshift

adaptive PLL to extend loop bandwidth enhancement in frequency

synthesizers”, in Proc. ISCAS’02, vol. 4, Phoenix, AZ, pp. 787-790

85. Thoka Sreenath, Geiger Randall L. (2005), “Fast-Switching Adaptive

Bandwidth Frequency Synthesizer using a Loop Filter with Switched Zero

Resistor Array”, 2005 IEEE.

86. Tran Trung Duy, Tu Lam Thanh, Vo Nguyen Quoc Bao (2014), “A

Hybrid Spectrum Sharing Approach in Cognitive Radio Networks”, IEEE.

87. Urkowitz H. (1967), “Energy detection of unknown deterministic signals”,

Proceeding of the IEEE, Vol. 55, No. 4, pp. 523-531.

88. Vardoulias G., Faroughi E.J., G Clemo., Haines R. (2001), “Blind radio

access technology discovery and monitoring for software defined radio

communication systems: problems and techniques”, in Proc. Int.Conf. 3G

Mobile Communication Technologies, London, UK, pp. 306–310.

89. Visotsky E., Kuffner S., Peterson R. (2005), “On collaborative detection of

TV transmissions in support of dynamic spectrum sharing”, in Proc. IEEE

Int. Symposium on New Frontiers in Dynamic Spectrum Access Networks,

Baltimore, Maryland, USA, pp. 338–345.

90. Vaucher C. (2000), “An adaptive PLL tuning system architecture combing

high spectral purity and fast settling time”, IEEE J. Solid-State

Circuits,vol. 35, pp. 490-502, Apr. 2000

91. Vo Nguyen Quoc Bao, Le Quoc Cuong, Le Quang Phu, Tran Dinh Thuan,

Nguyen Thien Quy, Lam Minh Trung (2011), “Vietnam Spectrum

Occupancy Measurements and Analysis for Cognitive Radio

Applications”, 2011 International Conference on Advanced Technologies

for Communications (ATC 2011)

92. Wald Abraham (1947), Sequential Analysis, Wiley, New York.

144

93. Wang J., Chen T., Huang B. (2006), “Cyclo-period estimation for discrete-

time cyclostationary signals”, IEEE Transaction on Signal Processing,

Vol. 54, No. 1, p. 83 – 94.

94. Wei Liu, Opher Yaron, Ingrid Moerman, Stefan Bouckaert, Bart Jooris,

Piet Demeester (2011), “Real-time Wide-band Spectrum Sensing for

Cognitive Radio”, Communications and Vehicular Technology in the

Benelux (SCVT), 18th IEEE Symposium.

95. Yan Y., Gong Y. (2010), “Energy Detection of Narrowband Signals in

Cognitive Radio Systems”, 978-1-4244-7555-1/10, IEEE 2010

96. Yang C., Yuan S. (2000), “Fast-switching frequency synthesizer with a

discriminator-aided phase detector”, IEEE J. Solid-State Circuits,vol. 35,

pp. 1445-1452, Oct. 2000

97. Zamat H., Natarajan B. (2009), “Practical architecture of a broadband

sensing receiver for use in cognitive radio”, Physical Communication 2,

pp87-102, 2009

98. Zhang Xinyi (2010), ”The FPGA Implementation of Modified Goertzel

Algorithm for DTMF Signal Detection”, International Conference on

Electrical and Control Engineering, IEEE 2010.

99. Zhao Z.Y., Li X.Y., Chang W.G., (2013), “LFM-CW signal generator

based on hybrid DDS-PLL structure”, Electronics Letters 14th March

2013 Vol. 49 No. 6

100. “PicoArray Processors”, (2006). Available: www.picochip.com

101. “Adaptive Computing Machine”, Available: www.qstech.com

Luận án Tiến sĩ Kỹ thuật: Giải pháp xử lý tín hiệu cho bộ cảm nhận phổ dải rộng trong hệ thống thông tin vô tuyến nhận thức

Chủ đề:

VIỆN KHOA HỌC VÀ CÔNG NGHỆ QUÂN SỰ

-------------------------------------

VŨ LÊ HÀ

GIẢI PHÁP XỬ LÝ TÍN HIỆU

CHO BỘ CẢM NHẬN PHỔ DẢI RỘNG

TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

LUẬN ÁN TIẾN SĨ KỸ THUẬT

HÀ NỘI – NĂM 2015

nmqwertyuiopasdfghjklzxcvbnmqwe

VIỆN KHOA HỌC VÀ CÔNG NGHỆ QUÂN SỰ

-------------------------------------

VŨ LÊ HÀ

GIẢI PHÁP XỬ LÝ TÍN HIỆU

CHO BỘ CẢM NHẬN PHỔ DẢI RỘNG

TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC

LUẬN ÁN TIẾN SĨ KỸ THUẬT

NGƯỜI HƯỚNG DẪN KHOA HỌC:

HÀ NỘI – NĂM 2015

(a) NFFT=128 (b) NFFT=16.384 Hình 2.8. Phân tích phổ với độ dài NFFT khác nhau

ROC các bộ phát hiện với Pfa=0.05

)

)

(

(

)

)

(

(

)

(

)

(

vòng khóa nhanh và ổn định khi sử dụng vòng khóa chuẩn. 3.3.2 Bộ DDS trong tổ hợp tần số có thể tái cấu hình

Tài liệu liên quan

Tài liêu mới

AI tóm tắt

Giới thiệu tài liệu

Đối tượng sử dụng

Từ khoá chính

Nội dung tóm tắt

Hỗ trợ

Phương thức thanh toán

Theo dõi chúng tôi