Đề tài: Nghiên cứu bộ thu phát SSB đổi tần trực tiếp trên FPGA

Ộ

B  THU PHÁT SSB TRÊN FPGA

ƯỜ

Ạ Ọ

TR

Ệ Ử

Ệ

Ễ

Ộ NG Đ I H C BÁCH KHOA HÀ N I VI N ĐI N T  ­ VI N THÔNG =====OoO=====

Ứ Ộ Ự

Ổ Ầ

Ế

Ồ BÁO CÁO Đ  ÁN III ĐÈ TÀI:  NGHIÊN C U B  THU PHÁT SSB  Đ I T N TR C TI P TRÊN FPGA

ự

ệ

ễ GVHD: PGS. Nguy n Thuý Anh Sinh viên th c hi n:

H  TÊNỌ MSSV L PỚ

ạ ị Ph m Th  Ánh Quyên 20102049 DT09_K55 ST T 1.

ộ Hà N i, 01/2015

M  Đ UỞ Ầ

ứ ượ ụ ớ ộ ớ Ngày nay, FPGA ch a l ng l n b  nh  chuyên d ng nên có th ể

1

ề ả ế ạ ử ệ ch  t o vi x  lí trên n n t ng công ngh  FPGA. Khi FPGA đ ượ ử  c s

Ộ

B  THU PHÁT SSB TRÊN FPGA

ầ ự ụ ạ ở ơ ụ d ng song song thay vì tu n t ề    thì nó tr  thành công c  m nh h n nhi u

ử ầ ấ ớ ượ ử ụ so v i vi x  lí. G n  đây, FPGA r t hay  đ c s  d ng trong các h ệ

ả ấ th ngố  SDR  (Software Defined Radio) vì kh  năng tái c u hình giúp các

ứ ủ ế ể ệ ổ ộ ị ch c   năng   c a   thi ố   t   b   có   th   thay   đ i   nhanh   chóng.   M t   h   th ng

ể ượ ệ CPU/MCU/ DSP cũng có th  làm đ ề   c chuy n này. Tuy nhiên có nhi u

ứ ụ ả ố ộ ậ ng d ng t c đ  cao mà các MCU th m chí c  các CPU/DSP trung bình

ả ấ ự cũng ph i b t l c.

ể ể ế ề ứ ụ ố ộ ộ Trong nhi u  ng d ng t c đ  cao đó có th  k  đ n b  thu phát

ổ ầ ự ế ế ế ộ ổ ầ ự ế SSB đ i t n tr c ti p. Thi ồ   t k  b  thu phát SSB đ i t n tr c ti p, đ ng

ộ ử ố ố ệ ệ ớ ộ ướ nghĩa v i vi c nhúng b  x  lí tín hi u s  t c đ  cao, kích th c nh ỏ

ế ị trong thi t b  radio.

ướ ư ư ậ ế ị ủ ề ể ọ Tr c  u đi m c a FPGA nh  v y, em quy t đ nh ch n đ  tài

ổ ầ ự ứ ế ộ ọ   Nghiên c u b  thu phát SSB đ i t n tr c ti p trên FPGA cho môn h c

ồ Đ  án III.

ể ề ồ ơ ươ ề Hoàn thành đ  án giúp em hi u rõ h n v  ph ng pháp đi u ch ế

ệ ươ ự ắ ượ ứ ủ ố ộ tín hi u t ng t SSB, n m đ c các kh i ch c năng c a b  thu phát

ổ ầ ự ế SSB đ i t n tr c ti p trên FPGA.

ọ ậ ậ ượ ự ậ Trong quá trình h c t p và làm bài t p, em luôn nh n đ c s  quan

ướ ỉ ả ủ ễ ị tâm, đ nh h ng và ch  b o c a cô giáo, PGS. Nguy n Thuý Anh.

2

ả ơ ứ ẻ Em xin chân thành c m  n cô và chúc cô s c kho !

Ộ

B  THU PHÁT SSB TRÊN FPGA

Ệ ƯƠ Ầ Ề Ế PH N A. ĐI U CH  TÍN HI U T Ự NG T  SSB.

I.

ế ệ ề ả ề ệ Khái ni m đi u ch  và gi ế i đi u ch  tín hi u

ố ủ ệ ế ệ ề ế ổ ộ ấ   Đi u ch  tín hi u là quá trình bi n đ i thông s  c a m t tín hi u tu n

ổ ủ ự ệ ề ầ hoàn theo s  thay đ i c a tín hi u mang thông tin c n truy n đi xa.

ệ ể ầ ọ ổ ộ   Tín hi u tu n hoàn g i là sóng mang và quá trình có th  thay đ i m t

ố ủ ề ặ ố ườ ho c nhi u thông s  c a sóng mang. Các thông s  thông th ng là biên

ầ ố ộ đ , pha, t n s .

ệ ệ ọ ượ ế Ở ầ ề Tín hi u mang thông tin g i là tín hi u đ c đi u ch . đ u thu b ộ

ả ế ẽ ự ố ủ ự ề ể ổ gi i đi u ch  s  d a vào s  thay đ i các thông s  c a sóng mang đ  tái

ệ ầ ạ ạ t o l i tín hi u mang thông tin ban đ u.

ố ấ ụ ế ể ề ệ ầ Ví d  : Tín hi u ti ng nói có t n s  th p, không th  truy n đi xa

ượ ườ ệ ể ầ ộ ố đ c. Ng i ta dùng m t tín hi u hình sin có t n s  cao (đ  có th ể

ề ượ ộ ủ ầ ế ố truy n đi xa đ ổ c) làm sóng mang. Bi n đ i biên đ  c a t n s  sin đó

ế Ở ầ ườ ự ổ ệ theo tín hi u ti ng nói. đ u thu ng ự i ta d a vào s  thay đ i biên đ ộ

ệ ượ ể ạ ạ ệ ế ầ ủ c a tín hi u thu đ c đ  tái t o l i tín hi u ti ng nói ban đ u.

ươ ề ế ầ ườ ệ ớ Các ph ng pháp đi u ch  cao t n th ụ ng dùng v i tín hi u liên t c

(cid:0) Đi u ch  biên đ  AM ( Amplitude Modulation)

ề ế ộ

(cid:0) Đi u ch  đ n biên SSB ( Single Side Bande)

ế ơ ề

(cid:0) Đi u ch  t n FM (Frequency Modulation)

ế ầ ề

(cid:0) Đi u ch  pha PM ( Phase Mudulation)

ề ế

ả ề ế ượ ạ ớ ề Gi ệ i đi u ch  tín hi u là quá trình ng ế   i v i quá trình đi u ch . c l

ượ ộ ầ ố ộ ố Trong quá trình thu đ c có m t trong các tham s  : biên đ  , t n s , pha

ệ ượ ế ề ế ổ ỳ ủ c a tín hi u sóng mang đ ệ c bi n đ i theo tín hi u đi u ch  và tu  theo

ươ ứ ề ế ượ ươ ả ph ng th c đi u ch  mà ta có đ c các ph ứ ng th c gi ề i đi u ch ế

3

ể ấ ạ ợ ầ ế thích h p đ  l y l i thông tin c n thi t.

Ộ

B  THU PHÁT SSB TRÊN FPGA

ươ ả ề ế ọ ọ ỗ ỳ Ph ng pháp gi ợ   i đi u ch  còn g i là phép l c tin. Tu  theo h n h p

ệ ỉ ố ư ề ả ạ ượ ố ộ tín hi u và các ch  tiêu t i  u v  sai s  ( đ  chính xác) ph i đ t đ c mà

ươ ả ề ườ có các ph ng pháp gi ế i đi u ch  thông th ư ng nh :

(cid:0) Tách sóng biên độ

(cid:0) Tách sóng t n sầ ố

(cid:0) Tách sóng pha

II.

ủ ủ ế ệ ề ề ị ế ơ   V  trí c a đi u ch  tín hi u nói chung và c a đi u ch   đ n

ề ế biên SSB nói riêng  trong đi u ch  thông tin :

ế ơ ủ ề ế ề Hình 1. Đóng góp c a đi u ch  đ n biên SSB trong đi u ch  thông tin.

ế ơ ủ ủ ề ế ệ ề ị Hình 2. V  trí c a đi u ch  tín hi u nói chung và c a đi u ch  đ n biên

ệ ố SSB nói riêng trong h  th ng thông tin,

III.

ươ ự ế ổ ầ ế ơ ề Ph ng pháp đi u ch  đ n biên SSB đ i t n tr c ti p

ộ ươ ế ươ ề ự SSB (Single Side Band) là m t ph ng pháp đi u ch  t ng t ệ   , vi c

4

ế ượ ề ụ ự ệ ệ ươ đi u ch  đ c th c hi n liên t c theo tín hi u thông tin t ng t ự .

Ộ

B  THU PHÁT SSB TRÊN FPGA

ả ẹ ử ụ ộ ọ ể ợ ượ SSB s  d ng các b  l c d i h p thích h p đ  thu đ ỉ ộ c ch  m t biên

ặ ặ ướ ộ (ho c là biên trên USB ho c là biên d ạ ớ i LSB), và lo i b t đi m t biên

còn l i.ạ

ề ệ ế ề ệ ế ớ Hình 3. Tín hi u đi u ch  SSB so v i các tín hi u đi u ch  khác

ổ ầ ế ơ ự ề ế ế ề Đi u ch  SSB đ i t n tr c ti p là quá trình đi u ch  đ n biên mà

ổ ầ ố ủ ự ế ự ệ ế ầ ổ   ộ tr c ti p làm bi n đ i t n s  c a m t tín hi u tu n hoàn theo s  thay đ i

ề ệ ầ ủ c a tín hi u mang thông tin c n truy n đi xa.

ả ươ ề ớ ươ B ng 1 . So sánh ph ế ng pháp đi u ch  SSB v i các ph ề   ng pháp đi u

ế ươ ự ch  t ng t khác.

ươ ề   ng   pháp   đi u

ế ngượ

5

Ph chế AM­SC AM SSB­SC SSB VSB ộ ứ ạ   Đ   ph c   t p ế ề ả i đi u ch gi Cao Th pấ Cao Th pấ Cao Băng thông tín hi uệ   đi u chề R ngộ R ngộ H pẹ H pẹ ả ừ V a ph i ấ   ệ Hi u   su t năng l Cao Th pấ Cao Th pấ ả ừ V a ph i

Ộ

B  THU PHÁT SSB TRÊN FPGA

ả ượ ủ ế ế ề ề ể ớ B ng 2 Ư .  u nh c đi m c a đi u ch  SSB so v i đi u ch  AM

ề ự ề ự ng t ng t

ệ t

ạ   ồ i t n     Band)

i b  lo i b t đi ệ ệ ơ ề ố ế ươ Đi u ch  t  AM ệ Tín   hi u   AM   cả USB (Upper   Side và LSB (Lower Side band) ơ ớ Băng thông l n h n ơ ấ Tiêu t n công su t phát nhi u h n

ả ầ ế ươ  SSB Đi u ch  t ộ   ỉ ượ c   ch   m t Tín   hi u   SSB   thu   đ ặ ặ biên ( ho c USB ho c LSB), biên   ạ ị ạ ớ còn l ơ ế t ki m băng thông h n Ti ấ ế Ti t ki m công su t phát h n khi ả xét trên cùng kho ng cách thông tin ầ Yêu c u cao ơ ơ Yêu c u đ n gi n h n

ầ ủ ớ ườ ả ơ Yêu c u c a SSB cao h n so v i AM thông th ng vì ph i có b ộ

ạ ậ ẽ ả ề ặ ơ ọ ử l c n a biên còn l i nên chi phí cao h n và v  m t kĩ thu t s  gi ế   i quy t

ớ ơ ườ bài toán khó h n so v i AM thông th ng

ở ế ệ ế ệ S  dĩ SSB ti t ki m băng thông và ti ấ t ki m công su t phát khi xét

ề ả ớ trên cùng kho ng cách thông tin so v i cách đi u biên AM thông th ườ   ng

6

ử ề ả ấ ạ vì không ph i truy n công su t sóng mang vô ích vào n a biên còn l i!

Ộ

B  THU PHÁT SSB TRÊN FPGA

Ổ Ầ Ộ Ự Ầ Ế PH N B. B  THU PHÁT SSB Đ I T N TR C TI P TRÊN FPGA

I.

ầ ứ ề ả N n t ng ph n c ng

I.1. Công ngh  FPGA

ệ

ạ ấ ả   Field­programmable gate array (FPGA) là vi m ch dùng c u trúc m ng

ầ ử ườ ể ậ ượ ở ph n t logic mà ng i dùng có th  l p trình đ c. (Ch ữ field đây

ỉ ế ủ ả ố ườ ử ụ ậ mu n ch  đ n kh  năng tái l p trình “bên ngoài” c a ng i s  d ng,

ứ ạ ủ ụ ề ấ ộ ả không ph  thu c vào dây chuy n s n xu t ph c t p c a nhà máy bán

ượ ấ ừ ậ ạ ẫ d n). Vi m ch FPGA đ c c u thành t ộ  các b  ph n:

(cid:0) Các kh i logic c  b n l p trình đ

ơ ả ậ ố ượ c (logic block)

(cid:0) H  th ng m ch liên k t l p trình đ

ệ ố ế ậ ạ ượ c

(cid:0) Kh i vào/ra (IO Pads)

ố

(cid:0) ầ ử ế ế ẵ ư Ph n t thi t k  s n khác nh  DSP slice, RAM, ROM, nhân vi x ử

lý.

7

ủ Hình 4. KIT FPGA c a hãng Altera

Ộ

B  THU PHÁT SSB TRÊN FPGA

ế ế ậ ượ ủ ế ự ệ ằ Thi t k  hay l p trình cho FPGA đ c th c hi n ch  y u b ng các

ữ ả ư ứ ầ ngôn ng  mô t ph n c ng HDL nh  VHDL, Verilog, AHDL, các hãng

ư ấ ớ ườ ấ ả s n xu t FPGA l n nh  Xilinx, Altera th ầ   ng cung c p các gói ph n

ề ế ị ụ ợ ế ế ộ ố m m và thi t b  ph  tr  cho quá trình thi t k , cũng có m t s  các hãng

ư ứ ề ể ấ ầ th  ba cung c p các gói ph n m m ki u này nh  Synopsys, Synplify...

ệ ấ ả ự ề ầ ả ướ ủ Các gói ph n m m này có kh  năng th c hi n t t c  các b c c a toàn

ế ế ẩ ế ế ộ b  quy trình thi ớ ầ t k  IC chu n v i đ u vào là mã thi t k  trên HDL (còn

ọ g i là mã RTL)

I.2.

ạ T i sao là FPGA

ạ ả ậ T i sao ph i dùng FPGA trong khi đã có trong tay MCU/CPU th m chí

ạ ự ả c  các DSP c c m nh? Vì:

ẫ ầ ạ ứ   MCU/CPU/DSP v n c n các hardware khác bên c nh trong các  ng

ụ ụ d ng chuyên d ng.

ể ề ử ụ ể ầ ớ ố    Đ  đi u khi n VGA s  d ng CPU làm controller c n CPU v i t c

ạ ộ ộ đ  27Mhz ho t đ ng 100% CPU

ứ ụ ứ ụ ử ả ạ Các  ng d ng x  lý hình  nh/video, các  ng d ng m ng neuron, IA

ủ ạ ấ ớ ặ ạ ầ ố ộ ử c n t c đ  x  lý r t l n. M c dù các DSP đ  m nh và các SoC m nh có

ể ự ệ ượ ự ự ụ ư ề ấ ọ ộ th  th c hi n đ c, nh ng s  l a ch n còn ph  thu c vào v n đ  kinh

.ế t

ể ớ ế ế ộ V i FPGA, chúng ta hoàn toàn có th  thi ủ   t k  ra m t con CPU c a

chính mình

ơ ộ ể ế ậ ế ầ ấ ớ Đ n v i FPGA, chúng ta có c  h i đ  ti p c n g n nh t th  gi ế ớ ủ   i c a

IC

ự ể ệ ệ ầ ộ ố ớ Chúng   ta   có   th   th c   hi n   m t   h   th ng   v i   đ y   đ ủ

ế ố ặ ậ ố ộ   CPU/Peripheral/IO… và k t n i chúng theo ý mu n, ho c th m chí m t

8

ư ủ ầ ả ố ả ầ ệ h   th ng   đ y   đ   không   c n   c   CPU   nh   các   Chip   gi i   mã/nén

Ộ

B  THU PHÁT SSB TRÊN FPGA

ử ọ ả Video/Audio, các Chip x  lý hình  nh/gi ng nói, các Chip PID Motor

Controller, Networking chip

I.3.

ế ợ ề ể ạ T i sao không k t h p FPGA và vi đi u khi n

ự ề ế ợ ớ ư ứ ủ ầ Co­design k t h p năng l c v  ph n c ng c a FPGA v i  u th  x ế ử

ệ ố ể ạ ủ ề ể ề ầ ầ ộ ứ   lý ph n m m c a  Vi   đi u khi n  đ  t o nên m t  h  th ng  đ y s c

ạ m nh.

ế ế ộ ứ ụ ệ ộ ế ụ Ví d  thi t k  m t  ng d ng đo nhi ớ ả t đ  phòng v i c m bi n nhi ệ   t

ế ế ỉ ườ có giao ti p I2C. N u ch  dùng MCU thông th ế   ng không có giao ti p

ẽ ặ ấ ả ậ ắ ườ ề ắ I2C thì s  g p r t nhi u khó khăn (Ph i l p trình ng t, b t s ứ   n, m c

ỉ ử ụ ứ ụ ế ủ c a xung,...). Còn n u ch  s  d ng FPGA trong  ng d ng này cũng không

ổ ẽ ặ ố ọ ấ ị n vì lúc đó s  g p khó khăn nh t đ nh trong các tính toán s  h c. Ví d ụ

ệ ộ ằ ị ộ ị ộ ể ơ ố ế ả c m bi n đo nhi t đ  b ng đ n v  đ  F, trong khi mu n hi n th  đ  C,

ừ ự ệ ể ể ố ổ ộ   ộ mà mu n th c hi n các phép toán c ng tr  nhân chia đ  chuy n đ i đ  F

ề ơ ằ ả ộ ườ ớ v i  đ  C b ng FPGA là không h   đ n gi n. Trong tr ợ ng  h p này,

ế ế ươ ứ ụ chúng ta thi t k  theo ph ế   ng th c co­design. FPGA ph  trách giao ti p

ả ề ự ế ể ệ ố ệ ớ ả v i c m bi n I2C và tr  v  các s  li u thô đ  MCU th c hi n các tính

ố ọ toán s  h c.

ạ ế ấ ặ ộ ố ậ V y, t ộ   ẵ i sao không l y m t MCU có s n giao ti p I2C ho c n i m t

ả ờ ế ấ ớ controlller I2C v i MCU? Câu tr  l ộ ả   i là n u sau này tìm th y m t c m

ế ố ơ ư ơ ạ ế ặ bi n khác t t h n, chính xác h n nh ng l i là giao ti p SPI ho c CAN,

ả ỏ ứ ể ề ổ ế ế lúc đó ph i b  nhi u công s c vào đó đ  thay đ i thi ộ   t k  (thay m t

ặ ế ử ụ   MCU khác có SPI, CAN ho c thay controller khác) trong khi n u s  d ng

ỳ ế ể ấ ứ ầ ả ạ ủ kh  năng tu  bi n ph n c ng c a FPGA, thì có th  c u hình l i giao

ệ ờ ơ ữ ể ư ấ ứ th c I2C thành SPI hay CAN,... Tuy t v i h n n a là có th  l u c u hình

ẻ ớ ẽ ấ   ủ c a FPGA trong th  nh  ngoài (MMC, compact flash) và MCU s  c u

ạ ạ ộ ầ hình l i FPGA ngay trong quá trình ho t đ ng mà không c n ph i n p l ả ạ ạ   i

9

ươ ề ậ ặ ấ ạ ch ng trình. Th m chí nhi u FPGA còn có đ t tính c u hình l ộ   i m t

Ộ

B  THU PHÁT SSB TRÊN FPGA

ạ ộ ủ ầ ầ ẫ ầ   ph n c a FPGA trong khi các ph n khác v n ho t đ ng mà không c n

ả ạ ph i reset l i FPGA.

ế ợ Hình 5. Mô hình k t h p FPGA và MCU

ế ợ ữ ể ề ặ Bài toán đ t ra là có nên k t h p gi a FPGA và Vi đi u khi n khi

ế ế ộ ự ế ổ ầ ố mu n thi t k  b  thu phát SSB đ i t n tr c ti p?

ặ ầ ứ ự ề ớ ư ủ M c dù ế ử   ế ợ k t h p năng l c v  ph n c ng c a FPGA v i  u th  x  lý

ộ ệ ố ầ ứ ể ạ ủ ề ề ể ầ ạ ,  ph n m m c a Vi đi u khi n đ  t o nên m t h  th ng đ y s c m nh

ự ế ợ ư ế ạ ế ế ố nh ng s  k t h p này là t n kém, có h n ch  trong thi ố ộ t k  và t c đ .

II.

ộ B  thu phát SSB trên FPGA

1. S  đ  và mô t

ơ ồ ả ố  các kh i

1.1.

ấ ự ộ ừ ộ ớ ượ ấ ồ C u hình FPGA đ ược t iả  t đ ng t b  nh  flash khi đ c c p ngu n.

ADC, DAC

(cid:0) High­speed Analog to Digital Converter (ADC)

ổ ươ ộ ự ố ố ươ ự ồ ể B  chuy n đ i t ng t ­ s  ADC và s  ­ t ng t DAC bao g m:

(cid:0) High­speed Digital to Analog Converter (DAC)

(cid:0) Serial Flash Memory and Low­speed DAC

ầ ươ ự ầ ươ ự ượ Đ u vào t ng t ADC và đ u ra t ng t DAC đ ự   ấ c cung c p tr c

ế ố ọ ươ ế ự ti p trên k t n i 2 chân và l c t ng t ề  bên ngoài. Đi u này cho phép

10

ụ ỗ ạ ồ ạ ạ ặ ạ ớ ươ ự dùng m ch 2 l p ho c m ch đ c l m  đ ng cho m ch t ng t

Ộ

B  THU PHÁT SSB TRÊN FPGA

ể ệ ấ Hình 6. Giao di n cho ADC và DAC và cung c p chuy n đ i s ổ ố

ứ ệ ố ọ ể lên, xu ng, l c và ki m soát m c tín hi u.

ạ ộ ứ ộ ở ầ ố ộ ấ ể ẫ M t vài ch c năng ho t đ ng 2 l n t c đ  l y m u đ  chia s ẻ

ơ ồ ồ ơ ố ườ ngu n tài nguyên. Các dòng đ n trong s  đ  kh i là các đ ơ   ẫ ng d n n i

ẫ ẫ ượ ử ở ầ ố mà m u pha  I và m u vuông Q đ c x  lí t n s  160MHz. Các dòng

ườ ẫ ẫ đôi là các đ ng d n mà m u I và Q đ ượ ử ở c x  lí 80MHz

ứ ử ệ ầ ầ ớ ắ Ph n   c ng   x   lí   tín   hi u   b t   đ u   v i   DDS­Direct   Digital

ầ ố ủ ể ọ Synthesizer, t n s  c a nó có th  là 0.02Hz. ộ   ủ Tr ng tâm c a DDS là m t

ầ ố ố ở ỹ ị ộ b  tích lu  pha, cái mà gia s  b i giá tr  trong thanh ghi t n s  trung tâm

ở ủ ị ế ủ ỉ ầ ị chu kì thay th  c a  xung nh p 160MHz. 10 bits trên c a đ a ch  đ u ra

ộ ổ ư ả ộ pha m t c ng kép hình sin 1024x18 ROM nh  b ng. Thêm vào m t góc

ầ ầ ộ ồ ồ ị   ế ạ 90 đ  bù vào chu kì đ ng h  thay th  t o đ u ra cosin và sin. Đ u vào đ a

ụ ế ọ ộ ỉ ượ ể ậ ch  ROM ch n m c lân c n và n i suy tuy n tính đ c dùng đ  làm

ượ ầ ể ệ ữ ậ ượ m t đ u ra. Đi m khác bi t gi a các kênh lân c n là đ ở   c nhân lên b i

11

ủ ộ ồ ượ ỹ ố ầ bit 4­21 c a b  tích lu  pha và r i đ c thêm vào l i vào đ u tiên. Kênh

Ộ

B  THU PHÁT SSB TRÊN FPGA

ở ộ ượ ử ụ ớ ộ ễ ượ ữ ạ m  r ng đ c s  d ng v i đ  tr  đ c thêm vào gi a các giai đo n đ ể

ế ế ả ị ượ ế ấ ắ s p x p k t qu . Thanh ghi d ch đ c cung c p trong ki n trúc Xilinx

ể ả ồ ượ ượ ử ụ ư ộ ế gi m thi u hoá  ngu n năng l ng đ c s  d ng nh  m t t bào logic

ể ế ấ ạ ộ ị FPGA can th  cung c p m t thanh ghi d ch 1 đ n 16 giai đo n. Chu kì 8

ỗ ầ ậ ị ượ ả ể ạ xung nh p dduwpcj dùng đ  t o m i đ u ra. Thu t toán đ c mô t ban

ự ứ ụ ướ ầ đ u trong  ng d ng Motorola và s  kích thích nên d i ­112 dBc.

ậ ầ ừ ượ ế Trong quá trình ti p nh n, đ u vào t ADC đ ế   c nhân liên ti p

ơ ở ể ạ ủ ầ ầ ở b i các đ u ra cos và sin c a DDS đ  t o ra đ u ra băng c  s  I và Q.

ộ ộ ọ ộ ọ ầ ợ M t b  l c  CIC­Cascaded Integrator Comb( b  l c tích h p ghép t ng)

ộ ọ ộ ọ ứ và hai b  l c FIR­Finite Impulse Response (b  l c đáp  ng xung) cung

ế ậ ộ ọ ữ ấ c p   downsampling   và   thi ậ t   l p   băng   thông   nh n.   Gi a   2   b   l c   có

ể ừ ứ ệ ễ ả ị ẫ kho ng nhi u. AGC đ nh m c tín hi u và chuy n t 2 m u 20bit sang 2

ộ ọ ấ ể ệ ậ ẫ m u 16bit. Các tín hi u nh n có th  đi qua b  l c l y m u l ẫ ạ ể ượ   c i đ  đ

ỉ ệ ể ủ ố ộ ấ ả ầ ẫ ổ chuy n đ i thành t  l ko ph i là ph n nguyên c a t c đ  l y m u ADC

ơ ở ể ệ ề ẫ ể Khi truy n, các m u có th  chuy n tín hi u băng c  s  thành t  l ỉ ệ

ươ ể ượ ứ ệ ớ ặ t ng  ng v i DAC. Tín hi u có th  đ ắ ớ ể ả   c nén ho c c t b t đ  gi m

ỉ ệ ỉ ượ PAPR­Peak to Average Power Ratio(đ nh t  l năng l ng trung bình) và

ứ ự ủ ộ ọ ỗ ượ ả ạ ộ ọ thông qua vào b  l c chu i. Th  t c a các b  l c đ c đ o l i cho

ộ ọ ệ ề ướ ộ ọ ệ vi c truy n: 2 b  l c FIR tr ơ ở   c , b  l c CIC sau. Tín hi u băng c  s  I

ượ ớ ầ ộ ượ ộ và Q upsampled đ c tr n v i đ u ra DDS cosin và sin và đ c c ng vào

ể ạ ầ ố nhau đ  t o đ u ra cu i cùng DAC

ộ ọ 1.2. Các b  l c (Filters)

ộ ọ ể ở ộ ị ặ B  l c CIC có th  downsample ho c upsample b i m t giá tr  nguyên

ữ ữ ể ổ ộ ộ ọ   gi a 10 và 640, chuy n đ i gi a 80 Msps và 8000­125 ksps. M t b  l c

ượ ử ụ ấ ự ụ ớ ể ỷ ệ ộ CIC đ c s  d ng vì nó có th  cung c p s  tiêu th  l n và t n i suy l

12

ộ ộ ọ ỉ ử ụ ự ự ừ ộ trong khi ch  s  d ng c ng và tr . Nó th c s  là m t b  l c trung bình

Ộ

B  THU PHÁT SSB TRÊN FPGA

ể ử ụ ứ ầ ộ đ ng , cái mà đ ượ ố ư c t ổ   i  u hoá đ  s  d ng ít ph n c ng. Thay vì t ng

ộ ố ố ị ẫ ở ỗ ượ ơ ợ h p m t s  c  đ nh các m u m i rãnh, quá trình đ ả c đ n gi n hoá đ ể

ợ ấ ả ẫ ự ộ ợ ồ ỹ ổ t ng h p t t c  m u trong b  tích lu  ( tích h p ) và r i tính toán s  khác

ỹ ạ ữ ạ ộ ể ầ ờ nhau gi a các tr ng thái b  tích lu  t i hai th i đi m khác nhau ­ đ u tiên

ủ ườ ố ầ ố ủ ể ộ và cu i cùng c a đ ứ ng trung bình đ ng. Đáp  ng t n s  c a đi m khác

ượ ượ ọ ộ ọ ượ ộ ạ nhau là d ng hình l ầ c nên ph n đó đ c g i là b  l c l c. B  tích lu ỹ

ộ ọ ủ ế ể ả ờ ế có th  tràn khi có đ  bít đ  che h t kho ng th i gian khi mà b  l c là

ầ ố ộ ọ ứ ự ệ ầ ả ợ trung bình. B  l c đa t ng c i thi n đáp  ng t n s  và s  tích h p và các

ể ệ ể ượ ạ ớ ề ả ơ đi m khác bi t có th  đ c nhóm l i v i nhau. Đi u này đ n gi n hoá

ể ượ ữ ể ỏ ệ ẫ downsampling vì m u xen gi a có th  đ c b  qua. Đi m khác bi t ch ỉ

ả ụ ễ ễ ẫ ầ ộ ỗ ỉ ầ c n m t thanh ghi tr  mi n là chúng ch  kh  d ng cho m i m u đ u ra.

ả ử ộ ỹ ấ ả ẫ ầ B  tích lu  ph i x  lí t ể   t c  m u đ u vào. Khi upsampling các đi m

ộ ợ khác bi ệ ướ t tr c các b  tích h p.

ứ ố ạ ộ ợ ố ộ ệ M ch CIC ch a b n b  tích h p 56­bit và b n b  khác bi t 28­bit cho

ỗ ợ ượ ử ộ m i kênh. B  tích h p đ ữ c chia làm hai và gi a hai n a 28­bit là b ộ

ể ố ể ễ ộ ọ ề ợ ệ đ m đ  t i thi u hoá tr lan truy n. B  l c CIC có l ố i ích v n có mà

ự ế ậ ặ ố ụ ậ ượ bi n thiên theo s  suy lu n ho c nhân t tiêu th  vì v y nó đ ắ   c bù đ p

ế ậ ố ợ ộ ị ề ể ặ ở b i thi ộ t l p m t nhân t có l i, cái mà đi u khi n b  d ch ho c nhân.

ầ ợ ượ ủ ố ộ ố L i ích CIC là ba ph n năng l ng c a nhân t ầ   ặ  n i suy ho c b n ph n

13

ượ ủ ố năng l ng c a nhân t ụ  tiêu th .

Ộ

B  THU PHÁT SSB TRÊN FPGA

ộ ọ Hình 7. B  l c CIC

ậ ố ứ ể ố ứ Khi nh n, m c tăng CIC t i thi u là 10^4 và m c tăng t i đa là

ữ ệ ả ậ ượ ượ ầ kho ng 1.68 x 10^11. Đ u vào d  li u nh n đ c (RDI) đ ớ   c nhân v i

ượ ầ ộ ở ị ướ 0­1024 và đ c d ch 0­15 bits b i hai m  nhân 4 đ u vào tr ư   c khi đ a

ộ ầ ộ ị ầ ấ ậ ợ ộ vào b  tích h p đ u tiên. B  d ch cung c p m t đ u ra 43bits  vì v y nó

ượ ớ ề ệ ằ ấ đ ở ộ c m  r ng t ư   i 56bits b ng vi c thêm vào 13 bits d u. Đi u này đ a

ớ ạ ủ ặ ả ầ ộ ra gi i h n tăng 2^25 ho c kho ng 3.3 x 10^7; 28bits đ u c a b  tích

ố ượ ể ộ ệ ầ ầ ợ h p cu i cùng sau đó đ ế c chuy n đ n b  phân bi t đ u tiên và đ u ra

ệ ố ậ ữ ệ d  li u nh n (RDO) đ ượ ấ ừ c l y t ầ ủ ộ  18bits đ u c a b  phân bi t cu i cùng.

ầ ượ ố ệ Do đó, tín hi u đ u vào đ c mong mu n tăng 38bits (2.75 x 10^11) t ạ   i

ể ờ ố ấ ủ ụ ỏ ầ th i đi m nó là đ u ra. Khi nhân t tiêu th  nh  nh t c a 10 đ ượ ử  c s

ể ệ ỉ ế ậ ế ố ụ d ng, hi u ch nh tăng có th  thi t l p đ n 2.75 x 10^7. Khi nhân t tiêu

ấ ủ ụ ớ ượ ử ụ ể ệ ế ậ th  l n nh t c a 640 đ ỉ c s  d ng, hi u ch nh tăng có th  thi ế   t l p đ n

1.63 x 10^0.

ữ ệ ề ầ ượ ớ ướ Đ u vào d  li u truy n (TDI) đ c nhân v i 08 tr c khi đ ượ   c

ể ớ ướ ủ ệ ầ ả chuy n t i 21bits d ộ i c a b  phân bi t đ u tiên. 7bits trên là b n sao

14

ề ấ ầ ế ả ầ ượ ủ c a các bits d u. Đó là đi u c n thi t vì gi i pháp yêu c u đ c phát

Ộ

B  THU PHÁT SSB TRÊN FPGA

ỗ ạ ể ấ ầ ở ộ ệ ầ tri n b i ít nh t 1 bit m i tr ng thái. Đ u ra b  phân bi t 28bits đ y đ ủ

ị ị ượ ư ớ ộ ề ợ sau đó b  d ch 0­15 bits và đ c đ a t ầ i b  tích h p đ u tiên. Đi u này

ứ ề ạ ặ ả ỉ ợ   ư đ a ra ph m vi đi u ch nh m c tăng 2^18 ho c kho ng 2.6 x 10^5. L i

ấ ả ấ ỏ ớ ổ tăng  CIC nh  nh t là 10^3 và l n nh t là kho ng 2.6 x 10^8. T ng l ợ   i

ể tăng có th  gi ể ữ ở ứ ầ  m c 2.6 x 10^8, vì vây đ u vào 18bits phát tri n lên t ớ   i

ữ ệ ế ề ả ầ ượ ở ộ 46bits. K t qu  là đ u ra d  li u truy n (TDO) đ c khai thác b  tích

ầ ượ ỏ ố ợ h p cu i cùng và 10bits đ u đ c b  qua.

ộ ọ ộ ọ ự ệ ầ ượ Hai b  l c FIR th c hi n theo b  l c CIC. Đ u tiên đ c dùng cho

ở ộ ố ủ ứ ượ ể downsampling b i m t nhân t c a 250 và th  hai đ c dùng đ  thi ế   t

ủ ả ể ạ ố ặ   ậ l p hình d ng c a d i thông cu i cùng. Nó cũng có th  downsample ho c

ộ ố ộ ố ủ ụ ế ộ ở upsample b i m t nhân t ọ    lên đ n 20 ph  thu c vào đ  d c c a màn l c.

ấ ế ấ ế ộ ọ ộ ọ ứ ầ ả ả B  l c FIR đ u tiên xu t k t qu  18­bit, b  l c th  hai xu t k t qu  20­

ộ ọ ộ ọ ớ ấ ả ệ ố ằ ự ấ bit. B  l c CIC th c ch t là b  l c FIR v i t t c  h  s  b ng 1 và có

ầ ố ố ị ỏ ủ ứ ầ ầ ỉ ộ đáp  ng t n s  c  đ nh trong đó ch  m t ph n nh  c a ph n trung tâm là

ạ ộ ộ ọ ệ ẳ ẫ ớ   ằ ph ng. Các b  l c FIR ho t đ ng b ng cách nhân các m u tín hi u v i

ệ ố ụ ộ ộ ổ ạ ớ ệ ố ủ ộ h  s  ch  đ ng và h  s  th  đ ng và c ng t ng chúng l i v i nhau. B ộ

ộ ọ ư ụ ề ề ồ ơ ọ l c FIR tiêu th  nhi u ngu n h n b  l c CIC nh ng đi u này cho phép

ầ ố ể ộ ọ ứ ầ ậ ả ị ạ t o đáp  ng t n s  đ  xác đ nh yêu c u kĩ thu t.  C  hai b  l c đ u s ề ử

ể ả ệ ố ứ ả ự ả ừ ụ d ng h  s  24bit đ  gi m đáp  ng gi . S  kích thích gi m t 4­5 dB

ệ ố ụ ế ộ ộ ố ộ ọ ạ m t   bit   h   s   ph   thu c   y u   t hình   d ng   b   l c   và   s   l ố ượ   ng

ặ downsampling ho c upsampling.

ệ ố ủ ả ạ ẫ ẫ ằ ị Kho ng nhi u ệ   ễ  t o giá tr  tuy t đ i c a m u I và m u Q b ng vi c

ị ụ ộ ượ ớ ớ ạ ế ổ b  sung giá tr  th  đ ng. Nó đ c so sánh v i gi i h n và n u nó v ượ   t

ế ậ ề ế ầ quá , đ u ra thi t l p v  0. Hai thanh ghi đ m xung ở ườ  s ủ n lên c a xung

ớ ầ ẳ ươ ươ ẫ ớ ỉ ệ ơ t  l đ n(sclk) th ng hàng v i  đ u ra t ng đ ng v i hai  m u liên

15

ứ ư ị ễ ệ quan. Tín hi u là tr  trong ba thanh ghi và thanh ghi th  t b  thi ế ậ ạ   t l p l i

Ộ

B  THU PHÁT SSB TRÊN FPGA

ẫ ượ ộ ọ ữ ặ ố khi   qua   m u   cu i.   Logic   này   đ ậ   c   đ t   gi a   các   b   l c   FIR   vì   v y

ả ả ướ ớ ộ ọ ờ ố ố ố kho ng tr ng x y ra tr c tiên t i b  l c b  d c cu i cùng .

ộ ọ Hình 8. B  l c FIR

ỗ ộ ọ ử ụ ộ ổ ổ ố ủ   M i b  l c s  d ng hai kh i RAMs c ng kép 18k. M t c ng c a

ữ ệ ượ ể ư ữ ế ẫ RAM d  li u đ c dùng đ  l u tr ộ ế    các m u khi chúng đ n. B  đ m

ỉ ượ ử ụ ỗ ầ ẫ ị ế ị m u xác đ nh đ a ch  đ c s  d ng và nó tăng sau m i l n vi t. Khi b ộ

ủ ộ ế ẫ ộ ượ ư ử ụ ư ị ọ ắ ầ l c b t đ u, n i dung c a b  đ m m u đ c l u và s  d ng nh  đ a ch ỉ

ổ ổ ượ ử ụ ụ ạ ẫ ơ ở c  s  cho c ng khác, c ng mà đ c s  d ng khôi ph c l ử   i m u cho x  lí

ở ộ ọ ệ ẫ tín hi u b i b  l c. M u I và Q đ ượ ư ầ ượ c l u l n l t trong RAM và đ ượ   c

ệ ủ ủ ậ ố truy c p trong pha đ i di n c a xung ch  80 MHz.

ư ứ ố ữ ỉ ố ệ ồ Kh i RAM th  hai l u tr câu l nh bao g m ch  s  9bit, m t h ộ ệ

ộ ế ủ ộ ọ ố s  24bit, m t bit cho phép ghi và m t k t thúc c a bit l c. CPU có th  t ể ả   i

ệ ổ ộ ượ ị ệ l nh thông qua c ng r ng 9bit. L nh  đ ỉ ở ộ ế   c đánh đ a ch  b i b   đ m

ươ ượ ụ ạ ị ch ng trình đ c khôi ph c l i qua hai chu kì xung nh p và đ ượ ử  c s

ể ử ẫ ẫ ộ ị ụ d ng đ  x  lí m u I trong m t chu lì xung nh p và m u Q trong chu kì

16

ữ ệ ượ ọ ừ ế ị ữ ệ ở ị xung nh p ti p theo. D  li u đ c đ c t RAM d  li u đ a ch  hi n t ỉ ệ ạ   i

Ộ

B  THU PHÁT SSB TRÊN FPGA

ừ ỉ ố ừ ỉ ơ ở ị ượ ằ b ng cách tr  ch  s  t thanh ghi đ a ch  c  s . Sau đó nó đ ớ   c nhân v i

ộ ộ ụ ể ộ ệ ố ử ụ h  s  s  d ng hai b  nhân chuyên d ng 18x18 và hai b  c ng đ  tính

ả ạ ệ ạ ẩ ượ ế ổ t ng các k t qu  đó l ộ ả i. Vi c đó t o m t s n ph m 42bit mà đ c tính

ỹ ượ ộ ỹ ộ ổ t ng luân phiên trong hai b  tích lu  42bit. B  tích lu  đ c chia thành ba

ể ả ề ễ ạ ả ộ đo n 14bit đ  gi m tr  truy n lan mang theo và c ng x y ra qua 3 chu kì

ộ ộ ộ ộ ộ ạ ỗ ồ ị ấ   xung nh p. M i đo n g m m t b  c ng và m t b  nhân. Nó cung c p

ể ỗ ợ ộ ễ ố ế ộ ổ ộ ị m t tr  2 xung nh p đ  h  tr  hai kênh. B  nhân có m t c ng n i đ n 0

ể ượ ậ ữ ả ể ể ổ ỹ ở vì v y chúng có th  đ c dùng đ  chuy n đ i gi a t i và tích lu  b i tín

ệ ả ổ ố ượ ế ế hi u Z3, Z4, Z5. T ng k t qu  cu i cùng sau đó đ c làm tròn đ n 18

ặ ho c 20bit.

1.3. B  đi u khi n CPU

ộ ề ể

ộ ồ ậ ệ M t CPU(80 MHz 16bit) có 1 t p l nh RISC bao g m thao tác bit đ ể

ầ ứ ử ứ ệ ử x  lí giao th c và đa ph n c ng, đa tích lũy  và chia cho x  lí tín hi u. Nó

ừ ả ộ ặ ố cũng cho phép c ng, tr , t ậ   ằ i ho c so sánh các h ng s  8bit trong 1 t p

ạ ộ ộ ệ ặ ằ ộ ố ớ ề   ệ l nh ho c cùng m t ho t đ ng v i các h ng s  16bit dùng m t l nh ti n

ớ ỗ ợ ị ớ ộ ị ệ ế ọ ộ ỉ ố t . Ngoài ra, l nh đ c và ghi b  nh  h  tr  đ a ch  gián ti p v i đ  d ch

ỉ ự ế ề ệ ạ ị offset trong khi l nh vào và ra dùng đ a ch  tr c ti p. Đi u này t o mã

17

nén nhanh

Ộ

B  THU PHÁT SSB TRÊN FPGA

ế ị ạ Hình 9. CPU và các thi t b  ngo i vi

ệ ớ ữ ệ ộ ượ ệ CPU có 8KB l nh chuyên bi t và b  nh  d  li u đ ậ   c truy c p

ờ ổ ượ ổ ấ ở ố ồ đ ng th i qua 2 c ng. Nó đ c b  sung b i 1 s  modun mà cung c p I/O

ử ệ ế ậ ố ố ố và tăng t c thu t toán chung cho giao ti p s  và x  lí tín hi u s  nh ư

ử ỗ ượ ậ ổ ệ ọ l c , phát hi n và s a l i. Chúng đ c truy c p thông qua c ng I/O và b ộ

ể ắ ầ ớ ệ ủ ế ổ ợ ề   nh  đ m 2 c ng. L i ích c a ki n trúc này là CPU có th  b t đ u nhi u

ạ ộ ho t đ ng song song

1.4. Đi u ch  và gi

ề ế ả ề ế i đi u ch

ề ố Dùng   CORDIC­coordinate   rotation   digital   computer   (đi u   ph i   luân

ố ể ề ả ế ề ệ ộ phiên s ) đ  đi u chê và gi ơ   i đi u ch  tín hi u khi m t sóng mang đ n

ượ ử ụ ự ượ đ ậ c s  d ng. Đó là thu t toán th c thi hàm l ỉ ử ụ   ng giác ch  s  d ng

ề ế ị ề   ộ ộ c ng và d ch. Cho đi u ch  biên đ  AM­amplitude modulation và đi u

ể ể ệ ế ổ   ch  pha FM­phase modulation, nó có th  xoay tín hi u vào đ  thay đ i

18

ặ ầ ượ ộ ớ ủ ầ pha ho c đo pha và đ  l n c a đ u vào. FM: đ u vào đ ầ   ợ c tích h p, đ u

Ộ

B  THU PHÁT SSB TRÊN FPGA

ượ ệ ự ề ậ ắ ra đ c phân bi t . S  truy n và nh n SSB dùng  c quy 16bit xoay pha

ứ ế ấ ộ ả ư liên ti p. Ch c năng này nh  BFO và cung c p đ  phân gi i 0.12Hz ở

ậ ừ ớ ổ 8ksps. CPU truy c p modem thông qua FIFO 15 t v i 2 c ng vào 16bit,

ả ộ ớ ặ ồ bao g m trong đó c  đ  l n và pha ho c thông tin I và Q.

ề ế ạ ả ế Hình . M ch đi u ch  và gi ề i đi u ch

ệ ỗ ụ ạ ơ ị ố ư ờ Đ n v  khôi ph c th i gian t o tín hi u l i dùng trong t i  u hóa

ộ ươ ự ệ ẫ ấ l y m u song song FSK và PSK. S  phát hi n null và b  t ng quan pha

ụ ế ấ ậ ờ ồ ổ ế cung c p ph c h i th i gian cho ti p nh n OFDM . Bi n  đ i Fourier

ượ ấ ặ nhanh FFT đ ể ữ ệ   c cung c p cho OFDM ho c MFSK. Nó di chuy n d  li u

ữ ể ề ầ ố ổ ờ gi a 2 RAM trong khi chuy n đ i mi n th i gian và t n s . Vùng b ộ

ế ố ự ộ ệ ố ượ ế ầ ờ ớ ệ đ m th i gian k t n i tr c ti p v i tuner và b  đ m t n s  đ ọ   c đ c

ế ở ủ ủ ệ ẫ ậ ặ ho c vi t b i CPU. Khi nh n, m u I và Q c a c a tín hi u vào tích lũy

ộ ớ ử ặ ồ trong 1 RAM, modun x  lí r i tính toán FFT và đ t pha và đ  l n cho

ả ặ ữ ệ ứ ề ề ế ỗ m i gi i đi u ch  trong RAM th  2. Khi truy n, CPU đ t d  li u trong

ượ ể ạ ẫ ộ ổ ứ RAM th  hai và đ c chuy n đ i thành m t lo t các m u trong RAM

19

I/Q

Ộ

B  THU PHÁT SSB TRÊN FPGA

2. S  đ  nguyên lí

ơ ồ

2.1. Mô t

ả chung

ư ự ứ ầ ớ Ph n c ng d a trên Xilinx XC3S250E FPGA. L u ý v i XC3S500E c ố

­ PCB 2.5” x 2.4”

­ Xilinx XC3S500E FPGA

ươ ự ớ ấ c u hình chân t ng t v i gói TQFP 100 chân.

­ M t ADC 80Msps

ộ

­ Giao di n l p v t lý(PHY) Ethrnet  100Mbps

ệ ớ ậ

­ B  nh  flash 4 Megabit

ớ ộ

­ M t c ng JTAG

ộ ổ

­ M t DAC t c đ  th p

ố ộ ấ ộ

ộ ổ ề ể ể ­ M t c ng RS­485 đ  debug và đi u khi n

­

ố ự ủ ế ổ ớ 10 chân n i tr c ti p v i 5 c ng vào ra I/O c a FPGA có th  đ ể ượ   c

ề ể ạ ươ ự ặ ử ụ s  d ng cho debug, đi u khi n m ch t ng t và/ho c đính kèm 1

ế ị thi t b  âm thanh CODEC

2.2.

ơ ồ ơ ượ S  đ  s  l c

ơ ồ ỗ ệ ố ử ầ ầ   ể PCB x  lí tín hi u s  DCP­3 có th  chia làm 6 ph n và s  đ  m i ph n

ư nh  sau:

(cid:0) High­speed Analog to Digital Converter (ADC)

(cid:0) Ethernet Interface

(cid:0) High­speed Digital to Analog Converter (DAC)

(cid:0) Voltage Regulator and JTAG Interface

(cid:0) Clock Oscillators

20

(cid:0) Serial Flash Memory and Low­speed DAC

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.1. Giao di n Ethernet

21

ệ

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.2. ADC t c đ  cao

22

ố ộ

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.3. DAC t c đ  th p và b  nh  Flash n i ti p

23

ố ộ ấ ộ ớ ố ế

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.4. DAC t c đ  cao

24

ố ộ

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.5.

25

ệ ỉ  Giao di n ch nh áp và JTAG

Ộ

B  THU PHÁT SSB TRÊN FPGA

2.2.6.

26

Máy đo xung

Ộ

B  THU PHÁT SSB TRÊN FPGA

Ậ Ế K T LU N

ư ậ ự ệ ộ ượ Nh  v y b  thu phát SSB d a trên công ngh  FPGA đ c bao

ộ ộ ề ổ ươ ể ở ộ ự ể quanh b i m t b  đi u khi n Ethernet, m t chuy n đ i t ng t ố  ­ s  và

ổ ố ể ươ ự ẽ ố ủ ệ ộ hai chuy n đ i s  ­ t ng t . B  thu s  s  hóa đi n áp c a anten, b ộ

ề ử ụ ổ ướ ể ố ọ ớ truy n s  d ng chuy n đ i h ng s  h c t i RF.

Ụ Ụ PH  L C

Ộ

ề ề ế STT Hình 1

ị ế ề ủ Hình 2

ệ ố

ớ ệ ế ề ề ế ơ ệ ế Hình 3

ươ ớ ả ươ   ng B ng 1

ự

ề  khác. ề ng t ủ ề ớ ả ế c đi m c a đi u ch  SSB so v i đi u ch u nh ế B ng 2

ệ ể ấ Hình 4 Hình 5 Hình 6

ứ ể ệ ọ

ạ

t b  ngo i vi ả ế ề ạ N I DUNG ế ơ ủ Đóng góp c a đi u ch  đ n biên SSB trong đi u ch thông tin ề   ệ ủ V  trí c a đi u ch  tín hi u nói chung và c a đi u ch  đ n biên SSB nói riêng trong h  th ng thông tin, Tín hi u đi u ch  SSB so v i các tín hi u đi u ch khác ế ng pháp đi u ch  SSB v i các ph So sánh ph ế ươ ề pháp đi u ch  t Ư ể ượ AM ủ KIT FPGA c a hãng Altera ế ợ Mô hình k t h p FPGA và MCU ổ   Giao di n cho ADC và DAC và cung c p chuy n đ i ố ố s  lên, xu ng, l c và ki m soát m c tín hi u. ộ ọ B  l c CIC ộ ọ B  l c FIR ế ị CPU và các thi ế M ch đi u ch  và gi ề i đi u ch Hình 7 Hình 8 Hình 9 Hình 10

27

Ụ Ụ M C L C

Ộ

B  THU PHÁT SSB TRÊN FPGA

28