LUẬN VĂN:THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ

NGUYỄN MẠNH PHƯƠNG

THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70

LUẬN VĂN THẠC SĨ

NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh

Hà Nội- 2009

LỜI CAM ĐOAN

Tôi xin cam đoan toàn bộ những nội dung và số liệu trong luận văn thạc

sỹ: “Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn

CMOS” là do tôi tự nghiên cứu và thực hiện.

Học viên thực hiện luận văn

Nguyễn Mạnh Phương

MỤC LỤC

Trang phụ bìa Trang Lời cam đoan ...............................................................................................................1 Mục lục ........................................................................................................................2 Danh mục các bảng......................................................................................................4 Danh mục các hình vẽ..................................................................................................5 MỞ ĐẦU .....................................................................................................................9 Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ..............................10 1.1 Giới thiệu: ...........................................................................................................10 1.2 Các thông số của bộ chuyển đổi số-tương tự.......................................................11 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) ...............................13 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) ....................................14 1.2.3 Độ lệch không (Offset) .................................................................................16 1.2.4 Lỗi gain (Gain Error) ....................................................................................17 1.2.5 Độ trễ (Latency) ............................................................................................18 1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)..............................18 1.2.7 Dải động (Dynamic Range, DR)...................................................................18 Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ .......................................................................................................................................19 2.1 Mã đầu vào số (Digital Input Code) ....................................................................19 2.2 Kiến trúc chuỗi điện trở ( Resistor String) ..........................................................19 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)...........................20 2.4 Kiến trúc Steering dòng điện ( Current Steering)................................................22 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) ........................................................24 2.6 DAC tuần hoàn (Cyclic DAC).............................................................................25 2.7 DAC đường ống (Pipeline DAC) ........................................................................26 Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS ................................................28 3.1 Các quy trình sản xuất bán dẫn MOS cơ bản ......................................................28 3.1.1 Ôxi hóa (Oxidation) ......................................................................................29 3.1.2 Khuếch tán (Diffusion) .................................................................................30 3.1.3 Cấy ion (Ion Implantation)............................................................................31 3.1.4 Lắng đọng (Deposition) ................................................................................32 3.1.5 Ăn mòn (Etching)..........................................................................................32 3.1.6 Quang khắc (Photolithography) ....................................................................34 3.2 Transistor MOS....................................................................................................37 3.2.1 Cấu trúc vật lý: ..............................................................................................37 3.2.2 Nguyên lý hoạt động cơ bản: ........................................................................38 3.3 Các linh kiện thụ động (Passive component) ......................................................44 3.3.1 Tụ điện (Capacitor) .......................................................................................44 3.3.2 Điện trở (Resistor).........................................................................................48 3.4 Layout mạch tích hợp ..........................................................................................49 3.4.1 Vấn đề matching: ..........................................................................................50 3.4.2 Layout transistor MOS:.................................................................................56 3.4.3 Layout điện trở:.............................................................................................58 3.4.4 Layout tụ điện: ..............................................................................................59 Chương 4 - MÔ HÌNH THIẾT BỊ MOS .......................................................................62

3 4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) ..................................................62 4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling) .................................................65 4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực.....................................................65 4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off ..........................................69 4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling)...................................71 4.3.1 Các hiệu ứng kênh ngắn (short-channel effects)...........................................71 4.3.2 Hoạt động subthreshold: ...............................................................................74 Chương 5 - THIẾT KẾ DAC ........................................................................................75 5.1 Yêu cầu thiết kế ...................................................................................................75 5.2 Sơ đồ khối chức năng ..........................................................................................76 5.3 Thiết kế chi tiết của các khối ...............................................................................78 5.3.1 Khối Logic Input ...........................................................................................79 5.3.2 Thanh ghi ......................................................................................................83 5.3.3 Khối điều khiển (Control Logic)...................................................................89 5.3.4 Bộ lập mã thermometer.................................................................................91 5.3.5 Khối tạo dòng phân cực ................................................................................97 5.3.6 Khối tạo dòng DAC ......................................................................................99 5.3.7 Khối driver ..................................................................................................106 5.3.8 Khối chuyển đổi dòng điện – điện áp .........................................................109 5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC .........113 KẾT LUẬN..............................................................................................................122 TÀI LIỆU THAM KHẢO .......................................................................................123 PHỤ LỤC ................................................................................................................124 Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện .................................124 Phụ lục B. Các mẫu vẽ thể hiện các lớp layout....................................................130 Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm ..............................132 Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic ..................................146 Phụ lục E. Nội dung các file mô phỏng ...............................................................150

4 DANH MỤC CÁC BẢNG Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự................19 =5V ......................................................26 Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REFV Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REFV =5V ............................................27 Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm .............................................................................................................................48 Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự ............................................75 Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự.............................76 Bảng 5.2-1 Chức năng của các tín hiệu điều khiển .......................................................77 Bảng 5.3.2-1 Hoạt động chức năng của RSFF ..............................................................84 Bảng 5.3.3-1 Bảng chân lý của khối điều khiển............................................................90 Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer .............................................92 Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC .............................................116 Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC .116

5 DANH MỤC CÁC HÌNH VẼ

< GD V T

i −

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số .........................................10 Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự ...............................................11 Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit ......................................................12 Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit.....................................13 Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng .................................14 Hình 1.2.2-1 Cách xác định INL của bộ DAC ..............................................................15 Hình 1.2.2-2 Ví dụ về INL của bộ DAC .......................................................................15 Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng...................................16 Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit......................................................17 Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit........................................................17 Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra ...................................................................20 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R .................................................21 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch..............................22 Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện .......................................22 Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân...23 Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer...................................................................................................................23 Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 ............................................................................................................................24 Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn .........................................................25 Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống......................................................26 Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc.....................28 Hình 3.1-1 Wafer bán dẫn .............................................................................................29 Hình 3.1-2 Sự ôxi hóa....................................................................................................30 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn .................................................................................................................................31 Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn................................33 Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang ..................................35 Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n .....................................................................................................................................38 Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất..........38 > .....................41 Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DSv GS V T tăng cho đến khi Hình 3.2-4 Khi DSv , kênh trở thành pinched off ở drain ....43 Hình 3.2-5 Đặc tuyến của transistor MOS lí tưởng ..........................................43 v Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)..............45 Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang.........47 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n ...........................................................................................................................49

nhỏ và

6 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout......................................................50 Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C..................................................................................................51 Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng....................................................53 Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực..................................................................54 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích ......................................................................................55 Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên ...........................................................................................................................55 Hình 3.4-7 Ví dụ layout một transistor MOS................................................................56 Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c)...................................................................................................57 Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng.................................................................................................................58 Hình 3.4-10 Dòng điện trong thanh dẫn điện................................................................59 Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại .................................................................................................................................61 Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p.............62 Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n ....................................................64 Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n........................................64 Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực...................65 Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ....................67 Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt. ................................69 Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với VDS nhỏ...................70 Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off ..............................71 Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động ........................72 Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh.........................................................73 Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song..................................................76 Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự..............................76 Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG)..........................................................................................78 Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input ................................80 Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in ....................................80 Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt....................................................81 Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V .....................................................................................................................82 Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V .......................................................................................................................................82 Hình 5.3.1-6 Sơ đồ layout của mạch logic_in ...............................................................83 Hình 5.3.1-7 Sơ đồ layout của khối Logic Input...........................................................83 Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1..................................................84

7 Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 ..................................................85 Hình 5.3.2-3 Sơ đồ layout của DFF1............................................................................85 Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2..................................................86 Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2 ..................................................86 Hình 5.3.2-6 Sơ đồ layout của DFF2.............................................................................87 Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào ..............................87 Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào .........................................................88 Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits .................................89 Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits ..........................................................89 Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển...................................91 Hình 5.3.3-3 Sơ đồ layout của khối điều khiển.............................................................91 Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh .....................................................93 Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer.................................................95 Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer .....................96 Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer ...............................................96 Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS) ...................................97 Hình 5.3.5-2 Kết quả mô phỏng dòng IQ theo điện áp nguồn cung cấp của khối tạo dòng phân cực................................................................................................................99 Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực ................................................99 Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực ..........................................100 Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực..................102 Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực .........................................102 Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit .............................103 Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit .........................104 Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit ........................................................105 Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit ....................................................105 Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group .105 Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group .....................................................................................................................................106 Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group ..........................106 Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group ........................106 Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit .....................................................................................................................................107 Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x...........................................107 Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x.........................................108 Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit.......................................108 Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit..................................108 Hình 5.3.7-6 Sơ đồ layout của Driver1x .....................................................................109 Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp...........................109 Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP ................................................................111 Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp VOUT = VREF, CL=100pF, RL=∞ .........................................................................................................112 Hình 5.3.8-4 Sơ đồ layout của mạch OAMP...............................................................112 Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit.........................114 Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit..............................115 Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ ...........................................................116

Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh........117 Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh........117 Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ................................118 Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) ...........................................118 Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (VDD=5,5V, nhiệt độ 105oC) .............................................................119 Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ).........................................................119 Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC..................................120 Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit .........................................................121 Hình A-1 Kí hiệu của các phần tử mạch điện .............................................................124 Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130 Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo..............................................146 Hình D1-2 Sơ đồ layout của cổng đảo ........................................................................146 Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào ........................147 Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào ...................................................147 Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào ........................148 Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào ...................................................148 Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào ....................149 Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào ...............................................149

MỞ ĐẦU

Các bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thế giới tương tự và các hệ thống số và được thực hiện bởi các phương tiện là các mạch lấy mẫu, các bộ chuyển đổi tương tự - số và các bộ chuyển đổi số - tương tự. Với sự tăng sử dụng tính toán và xử lý tín hiệu số trong các ứng dụng như xử lý ảnh, đo lường, điện tử tiêu dùng và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng được mở rộng và phát triển. Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương

tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chương:

- Chương 1 Tổng quan về chuyển đổi số - tương tự Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự

- Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - số Trình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến trúc của bộ chuyển đổi số - tương tự

- Chương 3 Tổng quan về công nghệ CMOS

Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết cho người thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích hợp

- Chương 4 Mô hình thiết bị MOS Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và

mô phỏng mạch điện - Chương 5 Thiết kế DAC Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ layout của chip DAC 8 bit theo kiến trúc steering dòng điện

Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả có thể hoàn thiện bản luận văn này.

Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ

(1) Bản chất tín hiệu xảy ra trong tự nhiên là tương tự (analog) (2) Con người nhận thức và nhớ được thông tin ở dạng tương tự

1.1 Giới thiệu: Sự phát triển của xử lý tín hiệu số và tính toán số trong các hệ thống điện tử được mô tả là "thế giới trở nên số hơn mỗi ngày". So sánh với các mạch tương tự (analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn, sự thay đổi của nguồn nuôi và công nghệ. Mạch số cho phép thiết kế dễ dàng hơn, có khả năng tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn. Nhưng yếu tố cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các mặt của cuộc sống là chất lượng (performance) vượt trội của các mạch số, là kết quả của sự tiến bộ của các công nghệ mạch tích hợp, nhất là công nghệ mạch tích hợp VLSI (VLSI – Very Large Scale Integration). Nó cho phép các mạch số thế hệ mới đạt được tốc độ cao hơn, tích hợp nhiều chức năng hơn trên chip, công suất tiêu tán thấp hơn, giá thành rẻ hơn, v.v... Với những ưu điểm như vậy, mạch số ngày càng thay thế các mạch tương tự cùng chức năng. Tuy nhiên, các mạch số không thể thay thế hoàn toàn được các mạch tương tự vì những yếu tố sau: Hơn nữa, dưới tác động của trên môi trường truyền dẫn, tín hiệu số có thể bị suy giảm đến mức chúng trở thành so sánh được với nhiễu, lúc đó cần thiết phải xem chúng như các tín hiệu tương tự.

0 1 1 1 0 1 0 0 0

Thế giới tương tự

(Front end)

(Back end)

Bộ xử lý số Chuyển đổi số- tương tự Chuyển đổi tương tự - số

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số Để bộ xử lý số có thể "giao tiếp" với thế giới tương tự, các mạch thu thập và tái tạo lại dữ liệu phải được sử dụng. Phía front end sử dụng các bộ chuyển đổi tương tự - số (ADCs) để thu thập và số hóa tín hiệu. Phía back end sẽ sử dụng các bộ chuyển đổi số

11 - tương tự (DACs) để thực hiện chức năng ngược lại, đó là tái tạo lại tín hiệu tương tự từ tín hiệu số. Quá trình này được minh họa ở hình 1.1-1. Các giao diện chuyển đổi dữ liệu (data conversion interface) được ứng dụng nhiều trong các sản phẩm tiêu dùng cũng như các hệ thống chuyên dụng như là máy chơi đĩa CD (compact disc player), máy quay, điện thoại, modem, và truyền hình độ phân giải cao (high-definition television: HDTV), hệ thống hiển thị hình ảnh trong y học, hệ thống xử lý tiếng nói, dụng cụ đo đạc, hệ thống điều khiển công nghiệp và rađa, v.v…

1.2 Các thông số của bộ chuyển đổi số-tương tự

VREF

MSB

DN-1 DN-2

VOUT

Bộ chuyển đổi số - tương tự

D1 D0

LSB

,..,

Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự

DD , 0 1

−ND 1

Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tương tự (Chú ý: đầu ra của bộ chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện. Ở đây, vì mục đích miêu tả các thông số của bộ chuyển đổi số - tương tự nên ta giả sử tín hiệu tương tự ở đầu ra là điện áp) Mỗi từ mã N bit ở đầu vào bộ DAC, kí hiệu là , được ánh xạ tới

một giá trị điện áp tương tự OUTv

OUT

REF

. OUTv v được xác định như sau:

− 1

trong đó: REFV là tín hiệu điện áp chuẩn.

F là hệ số được xác định bởi giá trị của từ mã D ,( ∑

D N 2

2 =

)

100 3 2

4 8

5,2

OUT

REF

4 8

=5V thì , và Ví dụ bộ D/A 3 bit, với D =100(2)=4(10) và REFV

Bằng việc vẽ đồ thị OUTv phụ thuộc vào từ mã D , ta sẽ có đồ thị hàm truyền của

bộ D/A

REFV

Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit

, giá trị lớn nhất, còn được gọi là

. V

REF

2 − 2

Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tưởng của hai từ mã liên tiếp nhau, Ideal slope: độ dốc lý tưởng). Ở đây giá trị trục tung được chuẩn hóa theo . Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc. Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị điện áp toàn thang (Full scale voltage: FSV ) được xác định theo biểu thức sau:

1 LSB

REFV N 2 = 5V thì 1LSB=5/8=0,625V

Bit ít ý nghĩa nhất (Least significant bit: LSB) là bit ngoài cùng bên phải của từ mã và 0D . LSB xác định lượng thay đổi nhỏ nhất có thể của điện áp đầu ra được kí hiệu là tương tự. 1 LSB được xác định như sau:

. Ví dụ với bộ D/A 3 bit có REFV Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã, 1−ND . Khi bit này thay đổi thì điện áp tương tự ở đầu ra thay đổi một được ký hiệu là lượng tương ứng bằng 1/2 REFV

REFV

Độ phân giải (Resolution): Đây là đại lượng được xác định bởi số bit của từ mã. Nó cho biết sự thay đổi nhỏ nhất có thể của tín hiệu tương tự ở đầu ra đối với một tín hiệu . Ví dụ một bộ DAC 8 bit có thể tạo 28=256 mức điện áp ra khác nhau, vì chuẩn vậy có độ phân giải là 1/256≈0,0039 hay 0,39%.

Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tưởng (bằng 1LSB) ở

−

DNL

[

)( n

(

)]1

LSB

OUT

)(n

1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) đầu ra của hai từ mã liên tiếp. DNL tại từ mã n được xác định theo biểu thức sau:

là giá trị ở đầu ra thực tế của bộ DAC tại từ mã n

vOUT Ví dụ:

trong đó

Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit

Hình 1.2.1-1 cho ví dụ về DNL (Ideal height: độ chênh lệch điện áp ra lí tưởng của hai từ mã liên tiếp). Tại từ mã 001, giá trị thực tế bằng giá trị lý tưởng vì vậy DNL1=0. Tương tự, ta có DNL2=0. Tại từ mã 011, mức chêch lệch giữa từ mã 011 và từ mã kề nó là từ mã 010 bằng 1,5 lần LSB vì thế DNL3=1,5 LSB-1 LSB=0,5 LSB. Tương tự, ta xác định được giá trị DNL cho các từ mã còn lại là: DNL4=0,5 LSB-1 LSB=-0,5 LSB DNL5=0,25 LSB-1 LSB=-0,75 LSB

DNL6=1,75 LSB-1 LSB=0,75 LSB DNL7=1 LSB-1 LSB=0 LSB

Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính xác N bit. Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ DAC 4 bit mà thôi. Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó được cho rằng là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không luôn luôn tăng khi từ mã số ở đầu vào tăng. Bộ DAC nên luôn có tính monotonic nếu muốn thực hiện chức năng không có lỗi. Dưới đây là đồ thị DNL của bộ DAC 3 bit có hàm truyền ở hình 1.2.1-2.

Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng

1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) INL được định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của điểm tương ứng nằm trên đường thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị cuối cùng ở đầu ra của bộ chuyển đổi. Thông số này xác định độ tuyến tính của đặc tuyến hàm truyền của bộ chuyển đổi số-tương tự. Biểu thức xác định INL tại từ mã n, kí hiệu là INLn, là như sau: INLn = Giá trị đầu ra bộ DAC tại từ mã n – Giá trị của điểm tương ứng trên đường tham chiếu tại từ mã n

Hình 1.2.2-1 Cách xác định INL của bộ DAC

Ví dụ về INL:

Hình 1.2.2-2 Ví dụ về INL của bộ DAC

Đầu tiên đường tham chiếu được vẽ qua giá trị đầu tiên và giá trị cuối cùng (Straight- line through first and last output points). INL bằng 0 đối với các mã mà ở đó giá trị đầu ra nằm trên đường tham chiếu này, vì thế INL2 = INL4 = INL6 = INL7 = 0. Chỉ các đầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiếu. Ở mã 001 và 011, giá trị đầu ra đều lớn hơn giá trị đường tham chiếu một lượng là ½ LSB, vì thế INL1 = INL3 = 0,5 LSB. Tương tự INL5 = -0,75 LSB

Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng

Cũng có một số phương pháp khác được sử dụng để đo INL. Có phương pháp so sánh giá trị đầu ra với đường tham chiếu lí tưởng (chính là đặc tuyến hàm truyền lý tưởng của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng. Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi này cũng được bao hàm trong INL. Phương pháp khác, được gọi là phương pháp "best-fit", cố gắng tối thiểu INL bằng cách xây dựng đường tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn các giá trị đầu ra. Mặc dù phương pháp này tối thiểu INL nhưng nó vẫn không được sử dụng rộng rãi bằng phương pháp trong đó đường tham chiếu là đường thẳng nối giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng.

1.2.3 Độ lệch không (Offset) Một cách lí tưởng, đầu ra tương tự sẽ là 0V khi giá trị từ mã số D = 0. Tuy nhiên một offset tồn tại nếu điện áp đầu ra tương tự không bằng không. Điều này dẫn tới hàm truyền bị dịch như minh họa ở hình 1.2.3-1.

Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit

1.2.4 Lỗi gain (Gain Error) Một lỗi gain (Gain Error) tồn tại nếu độ dốc (slope) của đường best-fit qua hàm truyền khác độ dốc của đường best-fit đối với trường hợp lí tưởng. Lỗi gain được xác định theo biểu thức sau:

Gain error = Độ dốc lý tưởng(ideal slope) – Độ dốc thực tế (actual slope)

Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit

1.2.5 Độ trễ (Latency) Là khoảng thời gian từ lúc từ mã số đầu vào thay đổi đến thời điểm giá trị đầu ra tương tự đạt tới giá trị thiết lập với một sai số chỉ định.

1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) SNR được xác định bằng tỉ số công suất tín hiệu trên tạp âm ở đầu ra tương tự

Log

− 1

  

  

1.2.7 Dải động (Dynamic Range, DR) Dải động được xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất. Dải động của bộ DAC N bit bằng:

Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB

Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ

2.1 Mã đầu vào số (Digital Input Code) Trong nhiều trường hợp, tín hiệu số không được cung cấp ở dạng mã nhị phân (binary code) mà ở dạng mã khác như mã BCD (Binary-Coded Decimal), mã thermometer, mã Gray, số bù hai (two's complement),v.v…[1] Dưới đây là bảng so sánh các mã này.

Số thập phân Mã nhị phân Mã Thermometer Mã Gray Số bù hai

0 1 2 3 4 5 6 7 000 001 010 011 100 101 110 111 0000000 0000001 0000011 0000111 0001111 0011111 0111111 1111111 000 001 011 010 110 111 101 100 000 111 110 101 100 011 010 001

Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự

2.2 Kiến trúc chuỗi điện trở ( Resistor String) Kiến trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a. Kiến trúc này bao gồm một chuỗi điện trở với 2N điện trở giống nhau và các chuyển mạch, đầu ra tương tự đơn giản một trong những giá trị điện áp được tạo ra nhờ sự phân áp của các điện trở.

Chú ý rằng một bộ giải mã N:2N sẽ được yêu cầu để cung cấp 2N tín hiệu điều khiển viêc đóng mở các chuyển mạch. Kiến trúc này cho độ chính xác cao, với điều kiện là dòng tải (hay dòng ra) không được yêu cầu và giá trị của các điện trở phải nằm trong khoảng sai số chỉ định của bộ chuyển đổi. Một ưu điểm lớn của kiến trúc này là đầu ra sẽ luôn được đảm bảo tính monotonic.

Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn được kết nối tới 2N chuyển mạch, trong đó chỉ có môt chuyển mạch được đóng. Đối với độ phân giải cao, số lượng chuyển mạch sẽ rất lớn vì vậy sẽ tồn tại một lượng lớn dung kháng ký sinh xuất hiện ở nút ra, hệ quả là tốc độ chuyển đổi sẽ giảm đi. Một cấu hình khác tốt hơn cho bộ DAC dạng chuỗi điện trở được vẽ ở hình 2.2-1b. Ở đây, một mảng

20 chuyển mạch được tổ chức theo dạng cây nhị phân đảm bảo rằng đầu ra được kết nối tới một chuyển mạch đóng và một chuyển mạch mở, vì vậy dung kháng ký sinh ở nút ra sẽ nhỏ hơn, vì thế tăng tốc độ chuyển đổi. Tín hiệu điều khiển mảng chuyển mạch là từ nhị phân đầu vào vì cấu trúc tổ chức dạng cây của mảng chuyển mạch. Một vấn đề khác đối với DAC dạng chuỗi điện trở là sự cân bằng giữa diện tích và công suất tiêu tán của bộ chuyển đổi. Đối với độ phân giải cao, bộ chuyển đổi sẽ chiếm diện tích chip lớn bởi vì một số lượng lớn các thành phần thụ động (passive components), là các điện trở. Mặc dù có thể giảm giá trị của các điện trở để tối thiểu diện tích chip, nhưng khi đó công suất tiêu tán sẽ trở thành vấn đề quyết định vì dòng điện luôn chảy qua chuỗi điện trở trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt động.

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau như trong hình vẽ 2.3-1

REFV

Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R

,1=

Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của bất ký nút nào tới đất (ground) đều là 2R. Đầu vào số quyết định liệu mỗi điện trở sẽ được chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật theo mối quan hệ trọng lượng nhị phân toán. Điện áp tại mỗi nút liên hệ với (binary-weighted relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện là không đổi, vì điện thế tại đầu dưới của mỗi trở này. Tổng dòng điện chảy từ điện trở được chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)). Vì thế, điện áp các nút sẽ không đổi đối với bất kỳ giá trị nào của đầu vào số (như thể

REFV i 2

). hiện ở hình 2.3-1, nó có dạng , với

Điện áp ra, OUT

−= i TOT

OUT

, phụ thuộc vào dòng điện chảy qua điện trở hồi tiếp RF như sau: R (2.3-1)

− 1

trong đó TOT

i TOT

REF − kN

(2.3-2)

∑

1 R 2

kD là bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1.

là tổng dòng điện,giá trị của nó được xác định bởi đầu vào số: V 2

∆

với Giống như kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm bảo độ chính xác cho bộ chuyển đổi. Vì thế, điện trở của các chuyển mạch phải nhỏ, hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi. Một cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) như thể hiện ở hình 2.3-2. Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển mạch thực ( R∆ ), và chúng được đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là R. Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là:

R 2

R ∆+2 R

(2.3-3)

R −

, nó bằng 2 lần giá trị của nhánh ngang. Vì

Trở kháng của bất kỳ nhánh dọc là vậy quan hệ 2R vẫn được duy trì.

Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch

2.4 Kiến trúc Steering dòng điện ( Current Steering)

,...,

−ND 2

Hình 2.4-1 minh họa cấu hình tổng quát cho bộ chuyển đổi số - tương tự kiểu current steering [6,10]. Cấu hình này yêu cầu một tập các nguồn dòng, mỗi nguồn dòng có giá trị dòng điện là I . Bộ DAC N bit sẽ có 2N -1 nguồn dòng, đi liền với chúng là tập 2N -1 chuyển mạch được điều khiển bởi các tín hiệu nhị phân . Tín hiệu điều khiển này sẽ quyết định nguồn dòng tương ứng được kết DD , 0 1 , có dải hoặc nút khác (trong trường hợp này là ground). Dòng ra tổng, OUT

≤

−

).1 I

nối tới OUT giá trị là:

OUT

(2.4-1)

Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện

Đầu vào số có dạng của mã thermometer. Mã này sẽ là tất cả 1 từ bit LSB đến kD , và tất cả là 0 ở trên nó. Vì vậy cấu hình này yêu cầu sử dụng

giá trị của bit thứ k, bộ lập mã thermometer.

Một kiến trúc current steering khác được vẽ ở hình 2.4-2

Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân.

Kiến trúc này sử dụng các nguồn dòng trọng lượng nhị phân, vì thế chỉ yêu cầu N nguồn dòng. Vì các dòng là trọng lượng nhị phân nên mã đầu vào có thể là mã nhị phân đơn giản, không phải sử dụng bộ lập mã thermometer.

Một ưu điểm của DAC current steering là khả năng drive dòng cao.Vì không cần bộ đệm ở đầu ra để drive tải điện trở nên những DAC này thường được sử dụng trong các ứng dụng tốc độ cao. Độ chính xác cần thiết để tạo độ phân giải cao phụ thuộc vào mức độ matching của các nguồn dòng. Ví dụ, nếu một bộ DAC 13 bit được thiết kế sử dụng kiến trúc này, thì sẽ có 213-1=8191 nguồn dòng "cư trú" trong chip (một số lượng không hề nhỏ). Đối với các nguồn dòng trọng lượng nhị phân (binary- weight), chỉ 13 nguồn dòng được yêu cầu nhưng giá trị dòng của nguồn dùng lớn nhất sẽ gấp 2N-1 = 213-1 = 4096 lần nguồn dòng nhỏ nhất. Nếu dòng điện nhỏ nhất, I , được chọn là 5µA, thì nguồn dòng lớn nhất sẽ là 20,48mA !

Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer

Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu vào thay đổi. Vì các nguồn dòng được kết nối song song, nếu một trong các nguồn

CN2

REFV

24 dòng được ngắt, nguồn dòng khác được dẫn thì một glitch có thể xảy ra ở đầu ra nếu việc đồng bộ sao cho cả hai nguồn dòng được dẫn hoặc ngắt cùng một thời điểm không được thực hiện chính xác.

, là hàm của sự chia áp giữa các tụ điện này.

Hình 2.5-1b là mạch tương đương trong trường hợp bit MSB=1, còn các bit

2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC được sử dụng phổ biến trong công nghệ CMOS, sơ đồ của nó được vẽ ở hình 2.5-1a. Kiến trúc bao gồm một mảng , được nối tới một bộ song song của các tụ điện trọng lượng nhị phân, có tổng là khuếch đại thuật toán. Ban đầu các tụ được xả điện hoàn toàn, mỗi tụ điện sẽ được chuyển mạch hoặc tới hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào. Điện áp tương tự ở đầu ra, OUTv khác bằng 0. Dễ thấy OUTv

− 1

OUT

REF

− 1

REF 2

C N 2

(2.5-1) trong trường hợp này bằng: V 2 C

Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0

− Nk

V .

Biểu thức tông quát của OUTv do mỗi tụ điện là như sau:

OUT

REF

2 2

C C

(2.5-2)

), còn các bit khác bằng 0. Áp dụng kD tương ứng với bất kì một từ mã đầu vào

− 1

− Nk

. V

25 trong đó ta giả sử chỉ có bit thứ k là bằng 1 ( nguyên lý xếp chồng, ta có biểu thức của OUTv số là:

REF

OUT

(2.5-3)

∑

REFV

Một hạn chế của kiến trúc này là sự tồn tại của dung kháng kí sinh của bộ khuếch đại thuật toán ở bản cực trên của mảng tụ điện. Điều này ngăn cản việc sử dụng kiến trúc này để làm bộ chuyển đổi dữ liệu có độ phân giải cao. Một cài đặt tốt hơn sẽ sử dụng bộ tích phân tụ chuyển mạch (switched-capacitor integrator) làm mạch drive (driving circuit) thay cho bộ khuếch đại thuật toán.

2.6 DAC tuần hoàn (Cyclic DAC) DAC tuần hoàn [9,10] sử dụng chỉ một cặp của các thành phần đơn giản để thực hiện sự chuyển đổi. Như ở hình 2.6-1, một bộ cộng thực hiện cộng hoặc đất tới tín hiệu hồi tiếp (feedback signal), phụ thuộc vào các bit ở đầu vào. Một bộ khuếch đại với hệ số khuếch đại là 0,5 đưa điện áp ra quay trở lại bộ tổng sao cho đầu ra ở cuối mỗi chu kỳ là phụ thuộc vào giá trị của đầu ra ở chu kỳ trước đó. Các bit vào được đọc ở dạng nối tiếp. Vì thế, sự chuyển đổi được thực hiện một bit ở một thời điểm, kết quả là cần N chu kỳ cho mỗi chuyển đổi. Điện áp đầu ra ở cuối chu kỳ thứ n của sự chuyển đổi được xác định theo biểu thức sau:

−

n )(

OUT

REF

nv ( . A

VD . − 1 n

1 2

  

 .)1  

)0(

0 V

(2.6-1)

]. với một điều kiện là đầu ra mach lấy và giữ mẫu (S/H) được khởi tạo là 0V [ v A

Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn

26 Độ chính xác của bộ chuyển đổi này sự phụ vào vài yếu tố. Hệ số khuếch đại của bộ khuệch đại 0,5 cần chính xác cao (bên trong độ chính xác của bộ chuyển đổi) và nó thường được tạo với các tụ điện thụ động (passive capacitor). Tương tự, bộ cộng và mạch lấy và giữ mẫu cũng cần có độ chính xác N bit.

Số chu kỳ, n Dn-1 vA(n-1) vOUT(n)

½ (5 + 0) = 2,5 V ½ (0 + 2,5) = 1,25 V ½ (5 + 1,25) = 3,125 V ½ (0 + 3,125) = 1,5625 V

1 0 1 0 1 1 0 5 2,5 6,25 3,125 ½ (5 + 1,5625) = 3,28125 V 6,5625 ½ (5 + 3,28125) = 4,140625 V

1 2 3 4 5 6 Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REFV =5V

=DDDDDD

110101

Bảng 2.6-1 thể hiện giá trị đầu ra của bộ DAC tuần hoàn 6 bit theo từng chu kỳ

=5V , và REFV

xung nhịp với từ mã vào là

2.7 DAC đường ống (Pipeline DAC) Bộ chuyển đổi tuần hoàn N bit cần N chu kỳ xung nhịp để hoàn thành một sự chuyển đổi. Thay vì đưa đầu ra trở lại đầu vào mỗi lần, chúng ta có thể mở rộng bộ chuyển đổi tuần hoàn thành N tầng, trong đó mỗi tầng thực hiện một bit của sự chuyển đổi. Sự mở rộng của bộ chuyển đổi tuần hoàn tạo nên bộ DAC được gọi là DAC đường ống [9,10]. Sơ đồ của bộ chuyển đổi được vẽ ở hình 2.7-1

Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống

Ở đây tín hiệu được đưa xuống "đường ống" và trong khi mỗi tầng làm việc trên một sự chuyển đổi, tầng trước có thể bắt đầu xử lý sự chuyển đổi tiếp theo. Vì thế một sự trễ N chu kỳ khởi tạo được trải qua khi tín hiệu tạo con đường xuống đường ống ở lần đầu tiên. Tuy nhiên, sau sự trễ N chu kỳ đầu tiên này, mỗi sự chuyển đổi chỉ xảy ra ở một chu kỳ xung nhịp.

−

n )(

(

Không kể độ trễ N chu kỳ xung nhịp đầu tiên, thì có thể nói tốc độ chuyển đổi của DAC đường ống là rất nhanh. Tuy nhiên, yêu cầu hệ số khuếch đại của bộ khuếch đại 0,5 phải rất chính xác để có độ phân giải cao. Hơn nữa kiến trúc này sử dụng nhiều mạch hơn N lần so với kiến trúc DAC tuần hoàn, như vậy có sự cân bằng giữa tốc độ và diện tích chíp. Điện áp ra của tầng thứ n trong bộ chuyển đổi được xác định như sau:

OUT

VD . − n 1

REF

OUT

(

1 .)1 ) 2

REFV

001

(2.7-1)

101

110

và . Giả sử REFV

BD , và những con số được gạch dưới thuộc về từ mã CD .

Hoạt động của mỗi tầng trong đường ống có thể được tóm tắt như sau: nếu bit vào là 1, tới đầu ra của tầng trước, chia cho 2, và đưa tới tầng thứ hai. Nếu bit vào là cộng 0, đơn giản chia đầu ra của tầng trước cho 2 và đưa tới tầng tiếp theo. Ví dụ hoạt động của bô DAC đường ống 3 bit cho 3 trường hợp từ mã = 5V. BD Tầng đầu tiên sẽ làm việc với các bit LSB của mỗi từ mã, tầng thứ hai sẽ làm việc với các bit ở giữa và tầng cuối cùng sẽ làm việc với các bit MSB. Dựa trên nguyên tắc AD , được xử lý xong thì bit LSB của từ đường ống, khi bit LSB của từ mã đầu tiên, BD , có thể bắt đầu được xử lý. Tương tự, khi bit LSB của tầng thứ hai được mã thứ hai, CD , có thể bắt đầu được xử lý. Chu kỳ chuyển xử lý xong, bit LSB của từ mã thứ ba, đổi cho tất cả các từ mã sẽ tạo ra ở đầu ra như thể hiện ở bảng 2.7-1. Những con số được in đậm thuộc về từ mã đầu tiên, AD , những con số in nghiêng thuộc về từ mã thứ hai,

AD là 0,625V. Ở chu kỳ xung nhịp thứ 4 ta có OUTv

)

AD , cần 3 chu kỳ xung nhịp 1, 2 và 3 để hoàn cho từ mã CD ,

cho từ mã

)

cho từ mã = 3,75V. Và ở chu kỳ xung nhịp thứ 5 ta có OUTv

= 3,125V. Quá trình chuyển đổi của từ mã đầu tiên, thành, OUTv BD , v OUT D ( v OUT D ( C

Chu kỳ xung nhịp 1 vOUT(1) vOUT(2) vOUT(3) D0 D1 D2 0 0 0 0 2,5 1

2 0 0 0 1,25 0 0

3 2,5 1 2,5 0,625 1 0

4 1,25 0 3,75 1

5 3,125 1

Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REFV =5V

Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS Hai công nghệ mạch tích hợp silíc (công nghệ bán dẫn sử dụng chất bán dẫn silíc) phổ biến nhất là công nghệ MOS và công nghệ lưỡng cực (bipolar). Bên trong mỗi họ này là các nhóm con như được minh họa ở hình 3-1[9]. Trong nhiều năm, công nghệ mạch tích hợp silicon chiếm ưu thế là công nghệ lưỡng cực, được minh chứng với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL (transistor- transistor logic). Đến đầu những năm 1970, công nghệ NMOS (n-channel MOS: transistor kênh n) là công nghệ được chọn cho phần lớn các thiết kế mạch MOS tương tự và số. Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyển sang sử dụng công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ chiếm ưu thế cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSI suốt từ đó đến nay. Gần đây, công nghệ kết hợp cả công nghệ CMOS và công nghệ lưỡng cực, được gọi là công nghệ BiCMOS, được phát triển. Nó có được ưu điểm của cả hai công nghệ đó là tốc độ cao của công nghệ lưỡng cực và mật độ tích hợp lớn của công nghệ CMOS. Công nghệ BiCMOS được xác nhận là thành công cả về mặt công nghệ và mặt thị trường.

Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc

3.1 Các quy trình sản xuất bán dẫn MOS cơ bản

Công nghệ bán dẫn được dựa trên một số bước công nghệ, chúng là phương tiện để chế tạo các phần tử bán dẫn. Để hiểu quy trình chế tạo bán dẫn cần thiết phải hiểu các bước công nghệ này. Chúng bao gồm ôxi hóa (oxidation), khuếch tán

29 (diffusion), cấy ion (ion implantation), lắng đọng (deposition), ăn mòn (etching) và quang khắc (photolithography).

Quá trình sản suất bán dẫn được bắt đầu với vật liệu silíc đơn tinh thể (single- crystal silicon). Có hai phương pháp để nuôi cấy các đơn tinh thể như vậy. Hầu hết vât liệu đơn tinh thể được nuôi bằng phương pháp Czochralski. Phương pháp thứ hai, được gọi là phương pháp luyện vùng (float zone), tạo ra các tinh thể có độ tinh khiết cao và thường được sử dụng để chế tạo các thiết bị công suất. Các tinh thể thường được nuôi theo hướng tinh thể <100> hoặc <111>. Sau quá trình nuôi ta thu được đơn tinh thể có dạng hình trụ và có đường kính 75-300mm và độ dài 1m. Các tinh thể hình trụ này được cắt mỏng thành các miếng mỏng, gọi là wafer, có độ dày 0,5-0,7mm và kích cỡ là 100-150mm. Trong quá trình nuôi, tinh thể được pha tạp (dope) với tạp chất loại n hoặc loại p để tạo ra đế (substrate) loại p hay đế loại n. Các đế này là vật liệu ban đầu cho quy trình sản xuất bán dẫn. Mức độ pha tạp của đế xấp xỉ 1015 nguyên tử tạp chất/cm3, tương đương với điện trở suất là 3-5 Ω.cm với đế loại n và 14-16 Ω.cm với đế loại p.

Hình 3.1-1 Wafer bán dẫn

Một lựa chọn khác là thay vì bắt đầu với wafer silíc pha tạp thấp, có thể sử dụng wafer được pha tạp mạnh, có một lớp epitaxi pha tạp thấp trên bề mặt của nó. Mặc dù wafer có lớp epitaxi đắt hơn, chúng có thể cung cấp một số lợi ích như giảm độ nhạy cảm với latch-up và giảm nhiễu (interference) giữa các mạch số và mạch tương tự trong các mạch tích hợp tín hiệu trộn (mixed-signal integrated circuit)

3.1.1 Ôxi hóa (Oxidation)

Bước cơ bản đầu tiên của quá trình chế tạo mạch tích hợp là ôxi hóa. Ôxi hóa là quá trình trong đó một lớp ôxít silic (SiO2) được hình thành trên bề mặt của wafer. Ôxít phát triển trên cả phía trong và phía trên của bề mặt wafer như chỉ ra ở hình 3.1-2.

Hình 3.1-2 Sự ôxi hóa

Thông thường khoảng 56% độ dày oxít là ở trên bề mặt gốc trong khi đó khoảng 43% là ở dưới bề mặt gốc. Có hai kỹ thuật ôxi hóa là kỹ thuật ôxi hóa khô và kỹ thuật ôxi hóa ướt. Thông thường, độ dày lớp ôxít biến đổi từ 150 Angstrom (1 Angstrom=10- 10m) to 10000 Angstrom cho trường ôxít (tạo cách ly điện giữa các phần tử trong mạch bán dẫn). Sự ôxi hóa xảy ra ở nhiệt độ từ 700 đến 1100 oC, độ dày lớp ôxít tỉ lệ thuận với nhiết độ sử dụng cho quá trình oxi hóa.

3.1.2 Khuếch tán (Diffusion) Bước cơ bản thứ hai là khuếch tán. Khuếch tán trong vật liệu bán dẫn là sự di chuyển của nguyên tử tạp chất ở bề mặt của vật liệu vào trong mạng tinh thể của vật liệu, tạo nên các vùng bán dẫn có loại hạt dẫn và nồng độ hạt dẫn mong muốn. Khuếch tán xảy ra ở dải nhiệt độ 800-1400 oC. Profile mật độ tạp chất trong bán dẫn là hàm của mật độ tạp chất trên bề mặt bán dẫn và thời gian chất bán dẫn được đặt trong môi trường nhiệt độ cao. Có hai cơ chế khuếch tán cơ bản, chúng được phân biệt bởi nồng độ của tạp chất ở bề mặt của chất bán dẫn. Một loại khuếch tán giả sử rằng có một nguồn vô hạn tạp chất ở bề mặt (N0 cm-3) trong toàn bộ thời gian tạp chất được cho phép khuếch tán. Profile tạp chất cho nguồn tạp chất vô hạn như một hàm của thời gian khuếch tán được cho ở hình 3.1-3(a). Loại khuếch tán thứ hai giả sử rằng có một nguồn hữu hạn tạp chất ở bề mặt của vật liệu. Ở thời điểm t=0, giá trị này là N0. Tuy nhiên khi thời gian tăng, nồng độ tạp chất ở bề mặt bán dẫn giảm như thể hiện ở hình 3.1-3(b). (Chú ý NB là nồng độ tạp chất trước khuếch tán của bán dẫn)

Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn

3.1.3 Cấy ion (Ion Implantation) Đây là bước xử lý được sử dụng rộng rãi trong sản xuất các phần tử MOS. Cấy ion là quy trình trong đó các ion của tạp chất được tăng tốc bởi một trường điện tới một vận tốc cao và cư trú trong vật liệu bán dẫn. Độ sâu thâm nhập trung bình của các ion tạp chất biến đổi từ 0,1 tới 0,6 µm, phụ thuộc vào vận tốc và góc tại đó ion đập vào wafer. Quy trình cấy ion làm phá hủy cấu trúc mạng tinh thể của bán dẫn, để lại nhiều ion không tích cực về hoạt động điện. Vì vậy sau khi cấy ion, wafer bán dẫn sẽ trải qua quy trình tôi (annealing) trong đó nhiệt độ của wafer được tăng tới khoảng 800 oC để cho phép các ion di chuyển tới các vị trí tích cực về hoạt động điện trong mạng tinh thể bán dẫn. Cấy ion có thể được sử dụng để thay thế cho quy trình khuếch tán bởi vì mục đích của cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn. Cấy ion có một số ưu

32 điểm so với khuếch tán nhiệt. Một ưu điểm là điều khiển chính xác nồng độ tạp chất với độ chính xác trong dải ±5%. Vì thế cấy ion được sử dụng để điều chỉnh điện áp ngưỡng của thiết bị MOS hoặc tạo các điện trở chính xác. Ưu điểm thứ hai là cấy ion được thực hiện ở nhiệt độ phòng. Ưu điểm thứ ba là cấy ion có thể cấy qua một lớp mỏng, không yêu cầu làm sạch bề mặt wafer trước khi cấy. Trong khi đó quy trình khuếch tán yêu cầu bề mặt wafer phải sạch, không có lớp ôxít silic (SiO2) hoặc silicon nitride (Si3N4). Cuối cùng, cấy ion cho phép kiểm soát profile của các tạp chất được cấy.

3.1.4 Lắng đọng (Deposition) Quy trình lắng đọng là phương tiện trong đó màng của các vật liệu khác nhau có thể được lắng đọng trên wafer. Những màng này có thể được lắng đọng sử dụng một số kỹ thuật , những kỹ thuật này bao gồm lắng đọng bởi sự bay hơi (evaporation), phún xạ (sputtering) và lắng đọng hơi hóa học (chemical-vapor deposition: CVD). Trong kỹ thuật bay hơi, một vật liệu ở thể rắn được đặt trong chân không và được nung nóng cho đến khi nó bay hơi.Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và ngưng tụ lại thành một màng rắn trên bề mặt wafer. Độ dày của vật liệu lắng đọng được quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi được cho phép xảy ra (thường độ dày là 1µm). Kỹ thuật phún xạ sử dụng các ion điện tích dương để bắn phá cathode, cathode được bao phủ bởi vật liệu cần được lắng đọng. Vật liệu đích hay vật liệu bị bắn phá đánh bật bởi sự truyền động lượng trực tiếp và lắng đọng trên wafer, các wafer được đặt trên anode. Phún xạ thường được thực hiện trong môi trường chân không. Lắng đọng hơi hóa học (CVD) sử dụng một quá trình trong đó một màng được lắng đọng bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xảy ra ở vùng xung quanh wafer. Kỹ thuật CVD được sử dụng để lắng đọng silic đa tinh thể (polysilicon), ôxít silic (SiO2) hoặc nitríc silic (Si3N4). Thông thường lắng đọng hơi hóa học được thực hiện ở áp suất khí quyển, nó cúng có thể được thực hiện ở áp suất thấp hơn để tăng tính khuếch tán. Kỹ thuật này được gọi là lắng đọng hơi hóa học áp suất thấp (low-pressure chemical-vapor deposition: LPCVD).

3.1.5 Ăn mòn (Etching) Ăn mòn là quy trình loại bỏ vật liệu không được bảo vệ khỏi bề mặt wafer. Hai đặc tính quan trọng của quy trình ăn mòn là tính lựa chọn (selectivity) và tính không đẳng hướng (anissotropy). Tính lựa chọn là đặc tính của sự ăn mòn trong đó chỉ lớp mong muốn bị ăn mòn mà không ảnh hưởng tới lớp bảo vệ và lớp ở dưới.

Sfilm-mask = tốc độ ăn mòn film / tốc độ ăn mòn mask

Tính không đẳng hướng là đặc tính ăn mòn theo một hướng của quy trình ăn mòn. Chất ăn mòn hoàn hảo sẽ ăn mòn chỉ trong một hướng.

A = 1- (tốc độ ăn mòn hướng ngang / tốc độ ăn mòn hướng dọc) Thực tế không có tính lựa chọn hoặc tính dị hướng hoàn hảo, như minh hoạ ở hình 3.1- 4 (b). Như minh họa, sự thiếu tính lựa chọn đối với mask được cho bởi độ lớn của a. Thiếu tính lựa chọn đối với lớp ở dưới được cho bởi độ lớn b. Độ lớn của c thể hiện mức độ không đẳng hướng. Các vật liệu thường được ăn mòn bao gồm silic đa tinh thể, ôxít silic nitric silic và nhôm.

Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn

Có hai kỹ thuật ăn mòn cơ bản là ăn mòn ướt (wet etching) và ăn mòn khô (dry etching). Kỹ thuật ăn mòn ướt sử dụng các hóa chất để loại bỏ vật liệu cần được ăn mòn. Axít hydrofluoric (HF) được sử dụng để ăn mòn ôxít silic; axít phosphoric (H3PO4) được sử dụng để loại bỏ nitric silic (Si3N4); axít nitric (HNO3), axít acetic hoặc hydrofluoic được sử dụng để loại bỏ silíc đa tinh thể (polysilicon); potassium hydroxide được sử dụng để ăn mòn silíc; và hỗn hợp axít phosphoric được sử dụng để ăn mòn kim loại. Ăn mòn khô hoặc ăn mòn plasma sử dụng các khí bị iôn hóa, các khí này được làm cho tích cực hóa học bởi một plasma RF. Ăn mòn khô rất tương tự với

34 phún xạ (sputtering) và thực tế cùng thiết bị có thể được sử dụng. Ăn mòn khô được sử dụng cho công nghệ siêu hiển vi vì nó đạt được profile không đẳng hướng (không cắt dưới).

3.1.6 Quang khắc (Photolithography)

Các quy trình chế tạo bán dẫn cơ bản được nói ở trên chỉ được áp dụng tới các phần được lựa chọn của wafer ngoại trừ quy trình ôxi hóa và lắng đọng. Sự lựa chọn các vùng này được thực hiện bằng một quy trình gọi là photolithography. Photolithography là quy trình truyền một bức ảnh từ một photomask hay cơ sở dữ liệu máy tính (computer database) tới một wafer. Các thành phần cơ bản của photolithography là vật liệu cảm quang (photoresist material) và photomask, photomask được sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia cực tím (ultraviolet), trong khi đó bảo vệ phần còn lại của wafer. Mạch tích hợp bao gồm một số lớp khác nhau chồng lên nhau (lớp kim loại; lớp bán dẫn như silic đa tinh thể, n+, p+,…; và lớp cách điện SiO2,…) để hình thành các thiết bị hoặc phần tử của mạch tích hợp. Mỗi lớp được xác định vật lý như là một tập các dạng hình học (tạo ra mask)

Chất cảm quang (photoresist) là một polymer hữu cơ có đặc tính có thể thay đổi khi được chiếu trong ánh sáng cực tím. Chất cảm quang được phân thành chất cảm quang âm (negative photoresist) và chất cảm quang dương (positive photoresist). Chất cảm quang dương được sử dụng để tạo một mặt lạ (mask) ở đó các mẫu (pattern) tồn tại (nơi photomask chắn sáng tia cực tím). Cảm quang âm tạo một mặt lạ nơi các mẫu không tồn tại (nơi mà photomask cho phép tia cực tím đi qua). Bước đầu tiên của quy trình quang khắc là phủ chất cảm quang lên bề mặt được lấy mẫu. Chất cảm quang được phủ lên wafer và wafer được quay với tốc độ vài nghìn vòng/phút để phân tán chất cảm quang đều khắp bề mặt wafer. Độ dày của chất cảm quang chỉ phụ thuộc vào vận tốc quay của wafer. Bước thứ hai là "nướng nhẹ" (soft bake) wafer để hòa tan (drive off) các dung môi (solvent) trong chất cảm quang. Bước tiếp theo là chiếu tia cực tím vào wafer. Sử dụng chất cảm quang dương, những diện tích được chiếu tia cực tím sẽ được loại bỏ bởi dung môi. Ngược lại, nếu chất cảm quang âm được sử dụng thì phần diện tích được chiếu tia cực tím sẽ trở thành trơ với dung môi và phần diện tích còn lại sẽ bị loại bỏ. Quá trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm quang được gọi là developing. Các wafer sau quá trình developing sẽ được "nướng mạnh" (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer. Phần diện tích có chất cảm quang sẽ được bảo vệ khỏi sự phá hủy của plasma hoặc các axít trong quá trình ăn mòn. Khi chức năng bảo vệ của nó được hoàn thành, chất cảm quang sẽ được loại bỏ bởi plasma hoặc các dung môi khác mà không phá hủy các lớp dưới. Quá trình này được áp dụng cho từng lớp của mạch tích hợp. Hình 3.1-5 thể hiện

35 các bước photolithography cơ bản để xác định dạng hình học lớp silíc đa tinh thể (polysilicon) trong đó sử dụng chất cảm quang dương.

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (tiếp) (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang Quá trình phơi sáng (exposing) các diện tích được lựa chọn của wafer dưới ánh sáng qua một photomask được gọi là sự in (printing). Có ba loại hệ thống in cơ bản được sử dụng:

- - - In tiếp xúc (contact printing) In gần (proximity printing) In chiếu (projecting printing)

Phương pháp đơn giản và chính xác nhất là in tiếp xúc. Phương pháp này sử dụng một tấm thủy tinh (glass plate) có kích thước lớn hơn kích thước của wafer và có hình ảnh (image) của mẫu cần thực hiện ở trên bề mặt. Tấm thủy tinh này được gọi là photomask. Hệ thống có độ phân giải cao, năng suất cao (high throughput) và giá thành thấp. Tuy nhiên, do photomask tiếp xúc trực tiếp vào wafer nên photomask bị mài mòn và phải thay thế sau 10-25 lần phơi sáng. Hơn nữa, phương pháp này còn

37 sinh ra các tạp chất và khiếm khuyết không mong muốn. Vì vậy phương pháp in tiếp xúc không được sử dụng trong công nghệ mạch tích hợp VLSI hiện đại. Trong hệ thống in gần (proximity printing), photomask và wafer được đặt rất gần nhau nhưng không tiếp xúc với nhau. Khi khoảng cách giữa photomask và wafer tăng, độ phân giải giảm. Độ phân giải cho phép của phương pháp này là 2µm. Vì vậy hiện nay, phương pháp này cũng không được sử dụng cho công nghệ mạch tích hợp VLSI. Trong phương pháp in chiếu (projection printing), khoảng cách giữa photomask và wafer là khá lớn. Các thấu kính (lens) hoặc gương (mirror) được sử dụng để hội tụ hình ảnh photomask trên bề mặt của wafer. Có hai cách tiếp cận được sử dụng cho projection printing là scanning và step-and-repeat. Hầu hết các hệ thống projection printing sử dụng phhương pháp step-and-repeat. Phương pháp này được áp dụng theo hai cách: có sự thu nhỏ (reduction) và không có sự thu nhỏ (nonreduction). Reduction projection printing sử dụng ảnh tỷ lệ (thường là 5X) trên photomask. Một lợi ích của phương pháp này là các khiếm khuyết giảm theo hệ số tỉ lệ. Các hệ thống nonreduction không có lợi ích này và vì thế gánh nặng được đặt lên các nhà sản xuất photomask để có mật độ khiếm khuyết thấp. Các hệ thống phơi sáng tia điện tử (Electron beam exposure system) thường được sử dụng để tạo photomask cho các hệ thống projection printing bởi vì nó có độ phân giải cao (nhỏ hơn 1 µm). Tuy nhiên các tia điện tử có thể được sử dụng để tạo mẫu cảm quang trực tiếp mà không sử dụng photomask. Ưu điểm của việc sử dụng tia điện tử như là hệ thống phơi sáng là độ chính xác và khả năng thay đổi phần mềm (software). Nhược điểm của hệ thống này là giá thành cao và năng suất thấp.

3.2 Transistor MOS

3.2.1 Cấu trúc vật lý:

Cấu trúc của transistor MOS kênh n và kênh p trong công nghệ giếng n (n-well

technology) được thể hiện ở hình 3.2-1

MOS kênh p được hình thành với 2 vùng bán dẫn loại p được pha tạp mạnh (kí hiệu là p+) được khuếch tán vào trong vật liệu bán dẫn loại n pha tạp yếu (kí hiệu là n- ) gọi là giếng. Hai vùng p+ được gọi là máng (drain) và nguồn (source) và được tách riêng bởi một khoảng cách L (quy cho độ dài của thiết bị). Ở bề mặt giữa drain và source là điện cực cửa (gate), nó được tách riêng với đế silíc bởi một màng mỏng vật liệu cách điện (ôxít silic SiO2). Tương tự, transistor MOS kênh n được hình thành bởi 2 vùng bán dẫn n+ bên trong đế (subtrate) p-. Nó cũng có cực cửa (gate) trên bề mặt

38 giữa máng và nguồn được tách riêng khỏi đế silíc bởi một vật liệu cách điện mỏng (ôxít silic SiO2).

Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n

3.2.2 Nguyên lý hoạt động cơ bản:

Hoạt động của transistor kênh n và kênh p về cơ bản là giống nhau, ngoại trừ rằng tất cả các điện áp và cực tính dòng điện của transistor kênh p là ngược lại với transistor kênh n. Vì vậy phần này chỉ trình bày nguyên lý hoạt động của transistor kênh n.

Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất

)

39 Hình 3.2-2 thể hiện transistor kênh n với tất cả các cực được nối đất. Ở điều kiện cân bằng, đế p- và source, drain n+ hình thành một chuyển tiếp pn. Vì thế một vùng nghèo (depletion) tồn tại giữa source, drain n+ và đế p-.Vì source và drain được tách riêng bởi 2 chuyển tiếp pn ngược chiều nhau, điện trở giữa source và drain rất lớn (>1012 Ω). Gate và đế của transistor MOS hình thành các bản cực của một tụ điện với điện môi là SiO2. Khi một điện thế dương được cấp tới gate, một vùng nghèo được hình thành dưới gate, các lỗ trống (hole) được đẩy ra khỏi giao diện silíc-ôxít silíc (silicon-silicon dioxide interface). Vùng nghèo này bao gồm các ion tĩnh (fixed) có điện tích âm. Mật độ điện tích, ρ , của vùng nghèo được cho bởi:

ANq − (

=ρ

AN là nồng độ tạp chất của đế p-) ( Áp dụng định luật Gauss, điện trường gây điện tích này là:

−

)( xE

+ Cx

(3.2.2-1)

∫

ρ ε

)(xE

0=x

x =

(3.2.2-2)

ở cạnh ở biên giới của vùng nghèo trong ở tiếp giáp Si-SiO2;

−

)0(

= CC

trong đó C là một hằng số của tích phân. C được xác định bởi đánh giá của vùng nghèo ( đế).

qN ε

−

( xE

== 0

)

(3.2.2-3)

qN ε

(3.2.2-4)

qN ε

A x Si

(cid:1) (3.2.2-5)

−

xE )(

(

)

Vì vậy:

qN ε

(3.2.2-6)

2 x dA

−

−=

−

(

)

Áp dụng mối quan hệ giữa điện thế và điện trường ta có:

−= ∫

∫

qN 2 ε

−

(3.2.2-7)

2 dA x qN 2 ε

Sφ là điện thế bề mặt của bán dẫn, và

hay (3.2.2-8)

ln(

)

trong đó Fφ điện thế tĩnh trong điều kiện cân bằng (còn gọi là điện thế Fermi) trong bán dx là độ dày của vùng nghèo. Đối với bán dẫn, dẫn loại p, Fφ được cho bởi:

nN / A

V−=φ

(3.2.2-9)

ln(

)

và đối với bán dẫn loại n:

nN / D

V=φ

(3.2.2-10)

2/1

−

Từ phương trình (2.3-8), ta có:

2 φε S Si qN

  

  

(3.2.2-11)

Q −=

Điện tích đứng yên do các ion của chất nhận (acceptor ion) bị "tước đoạt" các lỗ trống linh động được cho bởi:

dA x

dx từ (2.3-11) vào (2.3-12) ta có:

(3.2.2-12)

2/1

−

−=

−

Thay thế

φε Si

2 φε Si S qN

  

  

)

φ = (

)

−= φ

(3.2.2-13)

= GS V T

Fφ−

và tới một giá trị điện thế dương

Sφ được thay thế bởi

để giải thích cho thực tế rằng

−=

−

Khi điện áp gate đạt tới một giá trị được gọi là điện áp ngưỡng, kí hiệu là TV , đế ở phía dưới gate trở thành đảo, nghĩa là nó thay đổi từ bán dẫn loại p sang bán dẫn loại n. Do đó, một kênh dẫn loại n tồn tại giữa source và drain, cho phép các hạt dẫn chảy. Để đạt tới 0 được sự đảo này, điện thế bề mặt phải tăng từ giá trị âm ban đầu . Giá trị của điện áp gate-source ( ( φ Sφ cần thiết để gây ra sự thay đổi trong điện thế bề mặt được định nghĩa là điện áp ngưỡng, TV . Điều kiện này được biết như là sự đảo mạnh. Transistor kênh n trong điều kiện này được minh họa ở hình 3.2-3. Với đế được nối đất (0V), điện tích được lưu trữ trong vùng nghèo giữa kênh dưới gate và đế được cho bởi phương trình (3.2.2-13), . Điện tích trong đó 0bQ được viết như sau:

2 φ

(3.2.2-14)

được đặt vào chuyển tiếp pn, phương trình (3.2.2-14)

−=

−

Nếu điện áp phân cực ngược BSv trở thành:

2 φ Một biểu thức cho điện áp ngưỡng có thể được phát triển bằng cách chia nó thành một số thành phần. Đầu tiên, số hạng MSφ phải được bao gồm để thể hiện sự khác nhau về chức năng làm việc giữa vật liệu gate và đế silic trong vùng kênh. Số hạng MSφ được cho bởi:

−

(

substrate

)

(

gate

)

(3.2.2-15)

(3.2.2-16)

> GS V T

(

metal

= 6,0)

CQ−

(

nhỏ và Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DSv

−

. Thứ hai, điện áp gate với giá trị [

−

−+

−

)

(

)

V T

2( φ

Q b C

Q C

−

2 φ

Q b C

Q C

− QQ b C

−

−−

(

)

− φ được yêu trong đó ]) 2 bQ . Cuối cùng, luôn có cầu để thay đổi điện thế bề mặt và bù lại điện tích lớp nghèo một điện tích dương không mong muốn ssQ có mặt ở mặt phân giới/bề mặt chung giữa ôxít và đế. Điện tích này là do các tạp chất và sự không hoàn hảo ở mặt phân cách và . Vì thế, điện áp ngưỡng của MOS có phải được bù bằng một điện áp gate là ss CQ / thể được biểu diễn như sau:

V T

2 φ

(3.2.2-17)

−

trong đó

V T

2φ

Q b C

Q C

(3.2.2-18)

tham số γ được gọi là hệ số body-effect

Nqε C

)( yQI

(3.2.2-19)

có thể được biểu diễn như sau: Khi kênh được hình thành giữa drain và source như được minh họa ở hình 3.2-3, một dòng điện drain, Di có thể chảy nếu một điện áp DSv tồn tại qua kênh. Sự phụ thuộc của dòng điện drain vào điện áp của các điện cực của transistor MOS có thể được phát triển bằng sự quan tâm đặc tính của một số gia chiều dài của kênh, kí hiệu là dy trong là nhỏ. Điện tích trên hình 3.2-3. Giả sử rằng độ rộng của transistor MOS là W và DSv một đơn vị diện tích trong kênh,

−

= [ vCyQ

)(

)( yv

]

V T

(3.2.2-20)

Điện trở trong kênh trên một đơn vị chiều dài dy có thể được viết như sau:

dy )( WyQ

nµ là độ linh động trung bình của các điện tử (electron) trong kênh. Điện áp

(3.2.2-21)

)( ydv

trong đó rơi, tham chiếu so với source, dọc theo kênh trong hướng y là:

dRI D

I dy )( WyQ

(3.2.2-22)

)( yWdv

hay

)( yQ I

µ=

0=y

y = , ta có:

(3.2.2-23)

Tích phân dọc theo kênh từ tới

−

)( yWdv

)( yv

] ydv )(

)( yQ I

[ vCW n

V T

(3.2.2-24)

∫

DSv

−

= µ

(

− )() yvV T

)( yv 2

WC ox L

  

  

−

(

(cid:1)

− ) vV T

DS 2

WCµ ox L

   

   

(3.2.2-25)

≤

−

(

)

Phương trình này đôi khi được gọi là phương trình Sah và đã được sử dụng bởi Shichman và Hodges như một mô hình cho mô phỏng trên máy tính. Phương trình (2.3-25) chỉ có giá trị chỉ khi

≥ GS V T

V T

nCµ

và (3.2.2-26)

được gọi là tham số hỗ dẫn của transistor

và L lớn hơn giá trị L nhỏ nhất. Hệ số (transconductance)

εµ n t

(3.2.2-27)

Khi điện áp drain tiếp tục tăng, ở một số điểm, hiệu điện áp gate - kênh ở cuối drain sẽ giảm tới giá trị ngưỡng TV (là hiệu điện áp gate – kênh nhỏ nhất cần để cho các hạt dẫn loại n trong kênh tồn tại). Vì thế ở drain, kênh trở thành pinched off, như minh họa ở hình 3.2-4

< GD V T

−>

−

Hình 3.2-4 Khi DSv tăng cho đến khi , kênh trở thành pinched off ở drain

< GD V T

V T

hay . Vì nên điều

−

sat

−

sat

V T

−

sat

Hiện tượng pinch – off xảy ra khi kiện xảy ra pinch – off được viết lại như sau:

, dòng drain không phụ thuộc vào DSv

i −

Trong đó Các điện tử đi qua vùng drain pinched – off với vận tốc bão hòa, tương tự như khí ) tăng cao hơn dưới áp lực đi qua một cái ống rất nhỏ. Nếu điện áp drain – gate ( DSv điện áp tới hạn xảy ra pinch-off , mật độ điện tích trong kênh vẫn không đổi, và dòng . Kết quả ta có đặc tuyến như ở hình điện drain không còn tăng theo sự tăng của DSv , được 3.2-5. Vùng hoạt động với gọi là vùng tích cực (active region). Vùng hoạt động ở đó dòng drain thay đổi theo DSv được gọi là vùng triôt (triode region). Khi các transistor MOS được sử dụng trong các mạch khuếch đại tương tự (analog amplifier), chúng luôn được phân cực trong vùng tích cực. Khi chúng được sử dụng trong các cổng lôgic số, chúng thường hoạt động ở cả hai vùng này.

Hình 3.2-5 Đặc tuyến của transistor MOS lí tưởng

3.3 Các linh kiện thụ động (Passive component)

- Độ chính xác mattching tốt - Hệ số phụ thuộc điện áp thấp - Tỉ số cao của dung kháng mong muốn trên dung kháng kí sinh - Dung kháng trên một đơn vị diện tích cao - Sự phụ thuộc vào nhiệt độ thấp

3.3.1 Tụ điện (Capacitor) Các tụ điện chất lượng cao thường được yêu cầu khi thiết kế các mạch tích hợp tương tự. Chúng được sử dụng như các tụ bù trong các thiết kế mạch khuếch đại, các thành phần quyết định hệ số khuếch đại trong các mạch khuếch đại điện tích (charge amplifier), các thành phần quyết định dải thông trong các bộ lọc gm/C, thành phần tích trữ điện tích trong các bộ lọc tụ chuyển mạch (switched-capacitor filter) và các bộ chuyển đổi số-tương tự, v.v... Để được sử dụng trong các ứng dụng này, các tụ điện cần có những tính chất sau: Công nghệ CMOS tương tự phân biệt với công nghệ CMOS số bởi sự cung cấp các tụ điện thỏa mãn các tiêu chuẩn trên. Đối với các công nghệ analog như vậy, về cơ bản có 3 loại tụ để sử dụng. Một loại tụ MOS, được tạo thành sử dụng môt trong những lớp kết nối (interconnect) sẵn có (lớp kim loại hoặc lớp silic đa tinh thể) ở trên lớp silíc kết tinh được tách riêng bởi một điện môi (lớp ôxít silic SiO2). Hình 3.3-1(a) thể hiện một ví dụ của loại tụ này sử dụng silíc đa tinh thể làm bản cực phía trên. Để có được tụ điện có hệ số phụ thuộc điện áp thấp, bản cực phía dưới của tụ phải được pha tạp mạnh (tương tự như ở drain và source). Dung kháng đạt được khi sử dụng kĩ thuật này tỉ lệ nghịch với độ dày của ôxít gate. Giá trị điển hình đối với công nghệ 0.8µm (công nghệ cho phép chiều dài kênh, L, của transistor MOS nhỏ nhất là 0,8µm) được cho trong bảng 3.3-1. Tụ điện này đạt được một dung kháng cao trên đơn vị diện tích và chất lượng matching tốt, nhưng có một dung kháng kí sinh phụ thuộc điện áp không nhỏ tới đế (substrate).

Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)

Loại tụ MOS thứ hai được tạo thành bằng sự cung cấp một lớp silíc đa tinh thể (polysilicon) nữa ở trên lớp silíc đa tinh thể cực gate (hai lớp silíc đa tinh thể được tách riêng bởi 1 lớp điện môi). Một ví dụ của tụ điện 2 lớp silíc đa tinh thể được minh họa

46 trong hình 3.3-1(b). Điện môi được tạo thành bởi một lớp ôxít mỏng. Tụ điện này thỏa mãn tất cả các điều kiện ở trên cho ứng dụng analog. Giá trị điển hình của tụ điện loại này trong công nghệ 0.8µm được cho trong bảng 3.3-1. Loại tụ điện thứ ba được minh họa trong hình 3.3-1(c). Tụ điện này được tạo thành bằng cách đặt một giếng loại n phía dưới một transistor kênh n. Nó tương tự như tụ điện ở hình 3.3-1(a) ngoại trừ bản mặt dưới (là giếng loại n) có điện trở suất cao hơn nhiều. Bởi vì thực tế này, nó không được sử dụng trong các mạch, nơi mà hệ số phụ thuộc điện áp thấp là quan trọng. Tụ điện này thường được sử dụng khi một bản của tụ được nối tới đất (hoặc VSS). Nó có tỉ số dung kháng trên đơn vị diện tích rất cao, có thể được matching tốt, và nó có sẵn trong tất cả các công nghệ CMOS bởi vì nó không yêu cầu thêm một bước công nghệ hoặc mask nào khác nữa. Đối với các mạch số, yêu cầu về chất lượng của tụ không cần cao như các mạch tương tự vì thế các tụ có thể tạo thành bởi 2 hay nhiều lớp kết nối (interconnect). Hình 3.3-2 minh họa một số sơ đồ khác nhau để tạo các tụ điện với một, hai hay ba lớp kim loại (metal)

Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang

Trong hình 3.3-2(a), các tụ điện được tạo thành theo hướng thẳng đứng, sử dụng các lớp ôxít ở giữa làm lớp điện môi của tụ. Tụ điện được tạo thành từ 4 lớp (M3, M2, M1 và Poly) đạt được tỉ số dung kháng mong muốn trên dung kháng kí sinh cao nhất trong khi đó tụ 2 lớp (M2 and M1) đạt được tỉ số này thấp nhất. Khi các công nghệ chuyển hướng về phía giảm độ rộng đường và tốc độ cao hơn, lớp ôxít giữa các đường kim loại (metal) tăng, không gian cho phép giữa các đường kim loại giảm. Đối với các công nghệ như vậy, các tụ điện ngang được tạo thành bởi cùng một lớp có thể hiệu quả hơn các tụ dọc khác lớp. Ví dụ các tụ ngang cùng lớp được minh họa ở hình 3.3-2(b). So sánh với các tụ polysilicon-ôxít-polysilicon, thì những tụ điện này có dung kháng trên đơn vị diện tích và tỉ số dung kháng mong muốn trên dung kháng kí sinh thấp hơn. Độ chính xác matching của các tụ này là 1-2% và hệ số điện áp thấp. Giá trị điển hình của các tụ loại này trong công nghệ 0.8µm được đưa trong bảng 3.3-1.[9]

Loại phần tử Dải giá trị Hệ số nhiệt độ Hệ số điện áp Độ chính xác matching

0,05% 50 ppm/oC 50 ppm/V Tụ poly/poly

0,05% 50 ppm/oC 50 ppm/V Tụ MOS

1,5% Tụ M1 - poly

1,5% Tụ M2 – M1 0,8 - 1,0 fF/µm2 2,2 – 2.7 fF/µm2 0,021 – 0,025 fF/µm2 0,021 – 0,025 fF/µm2

1,5% Tụ M3 – M2 0,021 – 0,025 fF/µm2

200 ppm/V 0,4% 1500 ppm/oC 80 – 150 Ω/□

1500 ppm/oC 200 ppm/V 0,4% 50 – 80 Ω/□

1500 ppm/oC 8000 ppm/oC 100 ppm/V 10k ppm/V 0,4% 20 – 40 Ω/□ 1 – 2 kΩ/□ Điện trở khuếch tán P+ Điện trở khuếch tán N+ Điện trở poly Điện trở giếng n (ppm: percent per million)

Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm

3.3.2 Điện trở (Resistor) Các điện trở trong công nghệ CMOS bao gồm điện trở khuếch tán (diffused resistor), điện trở silíc đa tinh thể (polysilicon resistor), điện trở giếng n (hoặc giếng p). Điện trở khuếch tán được tạo thành bằng việc sử dụng vùng khuếch tán source hoặc drain và được thể hiện ở hình 3.3-3(a). Điện trở vuông (sheet resistance) của loại điện trở này trong công nghệ nonsalicided thường trong dải 50-150 Ω/□. Đối với công nghệ salicide, là 5-15 Ω/□. Các điện trở khuếch tán có hệ số phụ thuộc điện áp 100-500 ppm/V (ppm: percent per million) Điện trở silíc đa tinh thể được vẽ trong hình 3.3-3(b). Điện trở này được bao quanh bởi lớp ôxít dày và có điện trở vuông trong dải 30-200 Ω/□, phụ thuộc vào mức độ pha tạp. Điện trở giếng n (n-well) được vẽ trong hình 3.3-3(c), được tạo thành từ dải giếng n, tiếp xúc ở cả hai đầu cuối với vùng khuếch tán n+ ở drain/source. Loại điện trở này có điện trở vuông trong dải 1-10 kΩ/□, và có hệ số phụ thuộc điện áp cao. Trong các trường hợp không yêu cầu độ chính xác cao như sử dụng làm điện trở kéo (pull-up resistor) hoặc điện trở bảo vệ (protection resistor), cấu trúc này rất hữu ích.

Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n

3.4 Layout mạch tích hợp Layout [2,9] là quá trình xác định dạng hình học của các mask được yêu cầu trong quá trình chế tạo mạch tích hợp. Quá trình này được thực hiện trên máy tính với một chương trình CAD (computer-aid-design). Một mạch điện được xác định và thực hiện chức năng một cách đúng đắn ở mức sơ đồ (schematic) (được xác nhận bằng mô

50 phỏng), nếu không được layout tốt có thể không thực hiện chức năng như mong muốn khi nó được chế tạo thực tế. Khi một người thiết kế làm việc xuyên suốt quá trình thiết kế một mạch, người đó phải quan tâm tất cả các mặt mà layout có thể có ảnh hưởng đến hoạt động của mạch trong đó vấn đề matching các phần tử của mạch tích hợp hoặc các thành phần kí sinh phải được quan tâm chú ý.

3.4.1 Vấn đề matching: Khi các phần tử tích hợp được chế tạo trong đó sử dụng kỹ thuật lithography, nhiều hiệu ứng hai chiều (two-dimensional effect) khác nhau có thể làm cho các kích thước hiệu dụng của các phần tử đó khác với các kích thước của các mask layout. Một số ví dụ về các hiệu ứng [6] này được minh họa ở hình 3.4-1

Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout

Hình 3.4-1(a) thể hiện diện tích giếng hiệu dụng sẽ lớn hơn mask của nó như thế nào do khuếch tán bên (lateral diffusion) xảy ra không chỉ trong quá trình cấy ion, mà cả trong các bước công nghệ sử dụng ở nhiệt độ cao tiếp theo quá trình cấy ion, như là quá trình tôi (annealing) chẳng hạn. Một hiệu ứng khác, được gọi là overetching (ăn

51 mòn quá), xảy ra khi các lớp như là silic đa tinh thể (polysilicon) hoặc kim loại (metal), đang được ăn mòn. Hình 3.4-1(b) thể hiện ví dụ về overetching xảy ra dưới lớp SiO2 có chức năng bảo vệ ở các cạnh của lớp silíc đa tinh thể và làm cho lớp silíc đa tinh thể nhỏ hơn mask layout tương ứng. Hiệu ứng thứ ba được thể hiện ở hình 3.4- 1(c), ở đây độ rộng của transistor kênh n được xác định bởi độ rộng của vùng tích cực (active region) và độ rộng này được xác định bởi lớp field-oxide (lớp điện môi SiO2 cách ly các phần tử của vi mạch). Mô cấy p+ dưới lớp field oxide này làm cho mức độ pha tạp hiệu dụng của đế ở các cạnh của transistor lớn hơn ở các vị trí khác. Sự tăng mức độ pha tạp này làm tăng điện áp ngưỡng ở các cạnh của transistor và vì thế làm giảm mật độ điện tích kênh ở các cạnh của transistor. Kết quả là độ rộng hiệu dụng của transistor nhỏ hơn độ rộng được vẽ trên mask layout. Chất lượng (performance) matching của hai hay nhiều phần tử rất quan trọng đối với hoạt động của toàn bộ mạch điện. Quy tắc để tạo hai phần tử tương đương về mặt điện đơn giản là vẽ chúng như các đơn vị đồng nhất (identical unit). Đây là nguyên lý matching đơn vị (unit-matching). Để nói rằng hai phần tử là đồng nhất, có nghĩa rằng cả hai phần tử và những phần bao quanh chúng cũng phải đồng nhất. Khái niệm này có thể được giải thích như sau.

Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C

+ bmx

52 Xét hai hình vuông A và B được minh họa trong hình 3.4-2(a). Trong ví dụ này, những đối tượng này có thể là những miếng kim loại mong muốn sau quá trình lắng đọng (deposition) và ăn mòn (etching). Chúng có hình dạng đồng nhất về diện tích và chu vi như được vẽ. Tuy nhiên vùng bao quanh chúng được nhìn bởi A và B là khác nhau do sự có mặt của đối tượng C. Sự có mặt của đối tượng C gần hơn tới đối tượng B có thể làm đối tượng B thay đổi khác đối tượng A. Cách giải quyết cho vấn đề này là ép buộc khu vực bao quanh của cả hai đối tượng hình học A và B là giống nhau. Điều này có thể không bao giờ đạt được một cách hoàn hảo, tuy nhiên chất lượng matching được cải thiện bởi ít nhất nó làm cho vùng bao quanh ngay sát các đối tượng đồng nhất như minh họa ở hình 3.4-2(b). Nguyên lý matching này có thể áp dụng cho nhiều loại phần tử khác nhau (transistor, tụ điện, điện trở). Khi mong muốn matching các phần tử có kích thước khác nhau, matching tối ưu đạt được khi cả hai đối tượng hình học được tạo nên từ số nguyên lần của đơn vị với tất cả các đơn vị được thiết kế áp dụng nguyên lý matching đơn vị. Khi nhiều đơn vị được matching sử dụng nguyên lý matching đơn vị, một vấn đề khác nảy sinh. Giả sử rằng là có một vài građien có thể làm cho các đối tượng nhỏ hơn dọc theo một số hướng như minh họa trong hình 3.4-3(a). Bằng thiết kế, phần tử A bằng hai lần kích cỡ đơn vị phần tử B và được chia thành các đơn vị A1 và A2. Tuy nhiên do građien, phần tử A nhỏ hơn hai lần kích cỡ phần tử B. Nếu građien là tuyến tính, tình huống này có thể được giải quyết bằng việc áp dụng nguyên lý layout common-centroid (chung tâm đối xứng). Như được minh họa trong hình 3.4- 3(b), phần tử B được đặt ở trung tâm giữa đơn vị A1, A2. Bây giờ bất kỳ građien tuyến tính sẽ làm cho A1 thay đổi một lượng bằng và ngược với A2 sao cho giá trị trung bình của chúng vẫn còn không đổi so với B. Điều này dễ dàng phân tích như sau: Građien tuyến tính được miêu tả bởi phương trình:

(3.4-1)

Ta có:

A 1 =

mx 1 +

(3.4-2)

2 +

A 2 =

(3.4-3)

A 1

A 2

x 2 +

( xm 1 mx

+ 2) b b

x 1

≠

(3.4-4) + (3.4-5)

Đối với hình 3.4-3(a), tỉ số này không thể bằng 2 bởi vì

x 1

x −

Tuy nhiên đối với trường hợp được minh họa trong hình 3.4-3(b), thật dễ dàng chứng

và nếu bằng nhau. minh rằng

Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng

Các nguyên lý matching được miêu tả cho đến bây giờ nên được áp dụng cho các tụ điện khi mong muốn matching chúng. Hơn nữa, có các quy tắc khác cũng nên được áp dụng khi xử lý các tụ điện. Khi layout một tụ điện, giá trị tụ nên được xác định bởi chỉ một bản cực để giảm khả năng thay đổi. Xem xét các tụ điện được vẽ trong hình 3.4- 4. Trong hình này, các đường sức điện trường được minh họa để chỉ báo rằng dung kháng giữa hai bản của tụ là do trường area và trường fringe (mép). Trong hình 3.4- 4(a) tổng dung kháng giữa hai bản cực của tụ sẽ thay đổi nếu các cạnh của bản cực trên được chỉ báo bởi điểm A và A' di chuyển hoặc nếu các cạnh của bản cực dưới được chỉ báo bới điểm B và B' di chuyển. Ngược lại, giá trị của tụ được minh họa trong 3.18(b) chỉ nhạy cảm chỉ với sự thay đổi ở cạnh của mặt trên. Thậm chí nếu mặt trên dịch chuyển sang bên trái hoặc sang bên phải bởi môt lượng nhỏ thì dung kháng của tụ thay đổi rất ít. Tụ điện ở hình 3.4-4(a) nhạy cảm với sự di chuyển của cả hai bản cực và vì thế sẽ biến đổi nhiều hơn do sự biến đổi (variation) của công nghệ hơn tụ ở hình 3.4-4(b).

Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực Các đường điện trường được minh họa trong hình 3.4-4 để nói rằng tổng dung kháng giữa hai bản cực của tụ điện là do thành phần diện tích (tụ điện bản cực song song cổ điển) và một thành phần vành đai (perimeter) (dung kháng ở mép tụ ). Dung kháng của hai tụ được biểu diển như sau:

C 1

C 1 =

+ A C 1 +

(3.4-6)

(3.4-7)

XAC là dung kháng diện tích (dung kháng bản cực song song) XPC là dung kháng ngoại vi (peripheral capacitance hoặc fringe capacitance)

trong đó

+ +

1( 1(

/ /

) A )

C 2 C 1

C C 1

(3.4-8) Tỉ số dung kháng của hai tụ điện bằng: C C 1

C C 2 2 C C 1 1 2 / CC 1

C 1

thì

Nếu được xác định bởi tỉ số diện tích của hai tụ. Vì thế, các phương trình cho thấy là việc duy trì một tỉ số diện tích trên chu vi loại bỏ dộ nhạy matching do chu vi (vùng rìa của tụ). Thật là không ngạc nhiên rằng tỉ số diện tích trên chu vi không đổi đạt được khi nguyên lý matching đơn vị được áp dụng. Tại điểm này, một câu hỏi đặt ra là dạng hình học nào tốt nhất để duy trì tỉ số diện tích trên chu vi không đổi: hình vuông, hình chữ nhật, hình tròn,… Từ phương trình (3.4-8) thì thấy thật rõ ràng rằng tổi thiểu tỉ số chu vi trên diện tích là một lợi ích. Thật dễ dàng để chứng minh rằng hình tròn đạt được chu vi bé nhất đối với một diện tích cho trước và vì thế nó là sự lựa chọn tốt nhất để tối thiểu ảnh hưởng chu vi. Hơn nữa, một hình tròn không có các góc (các góc trải qua nhiều variation hơn các cạnh). Vì nhiều lí do khác nhau không liên quan đến công nghệ, các hình tròn không thể được sử dụng. Vì thế hình đa giác được sử dụng cho layout các tụ như minh họa ở hình 3.4-5

Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích Một kỹ thuật layout tụ điện hữu ích khác sủ dụng đường Yiannoulos. Phương pháp này sử dụng một cấu trúc ống xoắn (serpentine structure), cấu trúc có thể duy trì một tỉ số diện tích trên chu vi không đổi. Vẻ đẹp của kỹ thuật này ở chỗ bạn không bị giới hạn tới một tỉ số nguyên của các tụ như trong trường hợp khi sử dụng nguyên lý matching đơn vị. Một ví dụ của kĩ thuật layout này được đưa trong hình 3.4-6.

Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên

3.4.2 Layout transistor MOS:

Hình 3.4-7 minh họa layout của một transistor MOS. Các thông số kích thước quan trọng là độ rộng (W), chiều dài (L) của transistor, diện tích và chu vi của drain và source nữa. Tỉ số W/L là thành phần kích thước chủ yếu chi phối sự dẫn điện của transistor, diện tích và chu vi của drain và source xác định dung kháng của drain và source.

GSC được matching và hai

Hình 3.4-7 Ví dụ layout một transistor MOS Khi mong muốn matching các transistor, nguyên lý matching đơn vị (unit-matching) và phương pháp common-centriod nên được áp dụng. Khi các nguyên lý matching và phương pháp common-centriod đã được áp dụng, một câu hỏi nảy sinh là liệu hướng của drain hoặc source của các transistor nên đối xứng gương hay có hướng giống nhau. Trong hình 3.4-8(a), các transistor được layout theo kiểu đối xứng gương, còn ở hình 3.4-8(b) các transistor được layout theo hướng đồng nhất, hoặc PLI (photolithographic invariance). Phương pháp layout PLI tốt hơn phương pháp layout đối xứng gương vì GDC được matching với nhau. Để đạt được nó cho phép hai

57 cả layout common-centriod và PLI, các transistor được tách thành bốn đơn vị và được layout theo hình 3.4-8(c)

Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c)

3.4.3 Layout điện trở: Hình 3.4-9(a) thể hiện layout của một điện trở. Nhìn từ trên xuống nói chung rằng thành phần điện trở có thể biểu diễn hoặc diffusion (diện tích active) hoặc silíc đa tinh thể. Một điện trở giếng được vẽ ở hình 3.4-9(b).

Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng

L R ρ= A

Trở kháng của điện trở được tính theo biểu thức sau:

cm.Ω

Trong đó:

ρ là điện trở suất của điện trở, có đơn vị là L là chiều dài của điện trở A là diện tích của mặt phẳng vuông góc với hướng chảy của dòng điện TWA = L ρ= WT

(cid:1)

Hình 3.4-10 Dòng điện trong thanh dẫn điện

Sρ=

L W

thường có giá trị cố định đối với một công nghệ và loại vật liệu, và chúng được T,ρ nhóm với nhau tạo thành một số hạng mới Sρ , được gọi là điện trớ suất vuông (sheet resistivity), với đơn vị là Ω/□ (Ohms per square). Và như vậy, biểu thức trở kháng của điện trở trở thành:

3.4.4 Layout tụ điện:

Các tụ điện có thể được tạo ra bằng nhiều cách khác nhau, phụ thuộc vào công

nghệ và cả ứng dụng cụ thể. Chỉ có hai loại tụ điện được trình bày ở đây. Layout tụ điện 2 lớp silíc đa tinh thể được minh họa ở hình 3.4-11(a). Chú ý rằng đường ranh giới lớp silíc đa tinh thể thứ hai rơi hoàn toàn vào trong đường ranh giới của lớp silíc đa tinh thể đầu tiên (polysilicon gate) và contact bản cực trên được làm nằm giữa trung tâm của hình học silíc đa tinh thể thứ hai. Kĩ thuật này giảm thiểu dung kháng kí sinh bản cực trên, dung kháng kí sinh này làm xấu nếu lớp silíc đa tinh thể phía trên có, thay vì, được đi theo một đường bên ngoài đường ranh giới của gate silíc đa tinh thể và làm contact tới lớp kim loại (metal) ở một nơi khác.

Các công nghệ thuần túy số, nói chung không cung cấp các tụ điện 2 lớp silíc đa tinh thể. Vì thế, các tụ có độ chính xác cao nói chung được làm sử dụng nhiều lớp kim loại (metal). Nếu chỉ một lớp kim loại tồn tại, một tụ kim loại-silíc đa tinh thể có thể được tạo ra. Đối với các công nghệ nhiều lớp kim loại, lớp silíc đa tinh thể có thể vẫn còn được sử dụng như một trong các lớp của tụ điện. Một vấn đề khi sử dụng lớp silíc đa tinh thể như một lớp của tụ trong trường hợp này là dung kháng giữa lớp silíc đa tinh thể và đế (substrate) có thể đại diện cho một dung kháng kí sinh đáng kể so sánh được với tụ điện mong muốn. Nếu dung kháng kí sinh này từ việc sử dụng lớp silíc đa tinh thể không là một vấn đề, dung kháng trên đơn vị diện tích lớn hơn có thể đạt được với loại tụ điện này.

ox t

Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại Một ví dụ về tụ điện 3 lớp kim loại được minh họa ở hình 3.4-11(b). Trong layout này, bản cực trên của tụ là lớp kim loại thứ hai (metal 2). Bản cực dưới được tạo thành từ lớp kim loại thứ nhất (metal 1) và thứ ba (metal 3). Giá trị của các tụ mạch tích hợp được xấp xỉ bằng biểu thức:

ε là hằng số điện môi của ôxít silíc (SiO2), lớp điện môi của tụ, (xấp xỉ Trong đó 3,45x10-15 pF/µm), oxt là độ dày lớp ôxít và A là diện tích của tụ. Như vậy giá trị của . Hơn nữa, có một dung kháng ven tụ phụ thuộc vào diện tích A và độ dày lớp ôxít oxt rìa (fringe), dung kháng này là hàm của chu vi của tụ. Vì thế, các lỗi trong độ chính xác tỉ số của hai tụ là kết quả từ một lỗi trong hoặc tỉ số diện tích hoặc độ dày lớp ôxít. Nếu lỗi được gây ra bởi một biến đổi tuyến tính đồng nhất (uniform linear variation) trong độ dày lớp ôxít, thì phương pháp layout common-centriod có thể được sử dụng để loại bỏ các ảnh hưởng của nó. Các lỗi liên quan đến diện tích là kết quả từ thực tể là không thể xác định chính xác kích thước của tụ trên mạch tích hợp. Điều này là do có một dung sai gắn liền với quá trình tạo mask, sự ăn mòn không đồng nhất vật liệu tạo nên các bản cực của tụ, và những giới hạn khác.

62 Chương 4 - MÔ HÌNH THIẾT BỊ MOS

4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) Phần này trình bày mô hình tín hiệu lớn [6,8,9,10] của transistor kênh n với cực tính dương của các điện áp và dòng điện được thể hiện ở hình 4.1-1(a). Mô hình của transistor kênh n có thể được áp dụng cho transistor kênh p với tất cả điện áp và dòng điện được nhân với -1 và giá trị tuyệt đối của điện áp ngưỡng của transistor kênh p được sử dụng (điện áp ngưỡng của MOS kênh n có giá trị dương, còn của MOS kênh p có giá trị âm). Cực tính dương của các điện áp và dòng điên của MOS kênh p được thể hiện ở hình 4.1-1(b)

Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p

trong vùng triốt của transistor

−

( V

Như trình bày trong phần 3.2, phương trình dòng DI MOS được cho bởi:

− ) VV T

DS 2

WC ox L

   

   

(4.1-1)

Trong đó:

0µ là độ linh động bề mặt của điện tử đối với MOS kênh n hoặc của lỗ trống

đối với MOS kênh p [cm2/V-s] ε - là dung kháng trên đơn vị diện tích của ôxít cực gate [F/cm2]

- W là độ rộng kênh hiệu dụng - L là chiều dài kênh hiệu dụng

−

)

V T

Điện áp ngưỡng TV được cho bởi phương trình (3.2.2-17):

SUB

V T

( vV T

Nq ε Si C

SUB

γ là hệ số body-effect (V1/2),

Nqε Si C

Fφ là điện thế bề mặt đảo mạnh (strong inversion surface potential) (V)

kT q

N SUB n

  

  

−

= φ

Q C

−

Fφ (substrate)=

FBV là điện áp dải phẳng (flatband voltage) (V)

kT q

N SUB n

  

−

Fφ (gate)=

[kênh n với đế p-] (substrate) - Fφ (gate)   

kT q

GATE n

  

  

Q = 23−

/ KJ

− 3

45,1

1010 x

ssQ là điện tích ôxít (oxide-charge), k là hằng số Boltzmann, 381,1 x 10 T là nhiệt độ (K) in là nồng độ hạt dẫn riêng (intrinsic carrier concentration),

[kênh n với gate silíc đa tinh thể n+]

−

V T

tăng. Tuy nhiên dòng DI

thì kênh trở thành pinch-off, dòng DI

tăng cho không tăng nữa, MOS trong vùng

= µ

)

V (

− V

Ở trong vùng triốt, khi điện áp DSV tăng, dòng DI đến khi chuyển sang hoạt động ở vùng tích cực (active region). Biểu thức của DI này là

WC ox L 2 Như phương trình (4.1-2) chỉ ra dòng DI không phụ thuộc vào DSV khi transistor hoạt động trong vùng tích cực. Nhưng thực tế, điều này không đúng. Khi điện áp drain tăng, chiều dài kênh bị giảm đi, kết quả là dòng drain tăng lên. Hiện tượng này được gọi là điều biến chiều dài kênh (channel length modulation). Biểu thức của DI bao gồm hiện tượng này được cho bởi phương trình sau:

V (

− V

2 1()

)

(4.1-2)

WC ox 2 L

(4.1-3)

−

V T

−

V T

µ=

trong đó λ là hằng số trở kháng ra (output impedance constant) (có đơn vị là V-1), giá trị tham số này thường được xác định từ thực nghiệm. λ tỉ lệ nghịch với chiều dài hiệu dụng và mức độ pha tạp của kênh. Giá trị điển hình của λ nằm trong dải 0,05-0,005 V- 1. Hình 4.1-2 thể hiện đặc tuyến ra của transistor MOS kênh n [8]. Transistor hoạt động ở . Trong vùng này, đặc tuyến vùng pinch-off (còn gọi là vùng active) khi ra gần như phẳng, nó chỉ ra rằng dòng điện drain phụ thuộc chính vào điện áp gate- ). Ngược lại, khi ) và chỉ thay đổi nhỏ theo điện áp drain-source ( DSv source ( GSv < − , transistor hoạt động trong vùng triốt (triode) (còn gọi là vùng Ohmic). v v V T Trong vùng này transistor có thể được mô hình như một điện trở phi tuyến được điều khiển bởi điện áp (nonlinear voltage-controlled resistor) kết nối giữa drain và source. , phương trình Ranh giới giữa hai vùng triốt và vùng tích cực xảy ra khi

2 DS

DSv

WC ox 2 L

. Khi của đường ranh giới này là . Đây là hàm parabôl của

transistor hoạt động trong vùng cut-off. Trong vùng hoạt động này, kênh dẫn

≤ GS V T không tồn tại và tất nhiên không có dòng điện chảy giữa drain và source (

Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n

Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n

Hình 4.1-3 thể hiện mô hình tín hiệu lớn của MOS kênh n [8]. Biểu thức tính toán cho nguồn dòng DI phụ thuộc vào vùng hoạt động của transistor. Khi transistor hoạt động trong vùng triốt, phương trình (4.1-1) được sử dụng. Khi nó hoạt động trong vùng tích cực thì phương trình (4.1-2) (khi bỏ qua hiệu ứng điều biến chiều dài kênh) hoặc (4.1- 3) (khi bao gồm hiệu ứng điều biến chiều dài kênh) được sử dụng.

4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling)

mvg

4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực

Mô hình tín hiệu nhỏ [6,8,9,10] là mô hình tuyến tính của mô hình tín hiệu lớn, nó giúp cho việc tính toán được đơn giản. Mô hình tín hiệu nhỏ cho transistor MOS hoạt động trong vùng tích cực được thể hiện ở hình 4.2-1 [6]. Nguồn dòng được điều là thành phần quan trọng khiển bởi điện áp (voltage-controlled current source), nhất của mô hình với hỗ dẫn mg được xác định như sau:

∂ I ∂ V

(4.2-1)

V (

− V

2 1()

)

Trong vùng tích cực:

WC ox 2 L

(4.2-2)

)

( V

− V

Vì vậy:

eff

∂ I ∂ V

WC ox 2 L

−

eff

V T

(4.2-3)

trong đó, , và được gọi là điện áp gate-source hiệu dụng.

Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực

= µ

V (

− V

)

Nếu ta bỏ qua hiệu ứng điều biến chiều dài kênh thì ta có

WC ox 2 L

−

(4.2-4)

V T

eff

I D ( LWC

)

effV từ (4.2-5) vào (4.2-3), ta có:

(4.2-5) (cid:1)

) ILWC

(

Thế

2 0µ

(4.2-6)

vsg s

, mô Nguồn dòng được điều khiển bằng điện áp thứ hai trong hình 4.2-1,

hình hiệu ứng body tác động lên dòng drain tín hiệu nhỏ di . Khi cực source được nối tới đất tín hiệu nhỏ (small-signal ground) hoặc khi điện áp của nó thay đổi không đáng kể thì nguồn dòng này có thể được bỏ qua. Ngược lại khi hiệu ứng body không thể bỏ qua thì ta có:

∂ V T ∂ V

∂ I ∂ V

∂ I D ∂ V T

(4.2-7)

−=

− V

( V

)

Từ (4.2-4) ta có

0µ

W L

∂ I D ∂ V T

(4.2-8)

−

)

Mặt khác:

V T

(4.2-9)

γ +

∂ V T ∂ V

(4.2-10) (cid:1)

−=

Thế (4.2-8) và (4.2-10) vào (4.2-7), ta có:

g γ m +

(4.2-11)

Điện trở dsr trong hình 4.2-1 là trở kháng ra của transistor, nó mô hình hiệu ứng điều biến chiều dài kênh và ảnh hưởng của nó đến dòng drain do điện áp drain-source thay đổi.

∂ I ∂ V

=1 r ds

(4.2-12)

≅

( V

− V

)

Từ (4.2-2), ta suy ra:

−

sat

C 2

W L

  

  

     

(4.2-13)

sat

. Suy ra: Ở đây ta giả sử λ nhỏ, vì vậy chúng ta có thể xấp xỉ dòng phân cực DI bằng với dòng DI −

r ds

1 ≅ g

1 λ I

gsC , giá trị của nó được cho bởi biểu thức sau:

(4.2-14)

+ LL

Hầu hết các tụ điện trong mô hình tín hiệu nhỏ liên quan đến cấu trúc vật lý của transistor. Hình 4.2-2 là thể hiện các dung kháng ký sinh của transistor MOS [6]. Tụ điện lớn nhất trong hình 4.2-2 là tụ

2 3

  

  

ovL là khoảng cách overlap giữa gate và lớp chuyển tiếp ở cực source, và

(4.2-15)

Trong đó thường được xác định từ thực nghiêm.

Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ

(

Tụ lớn thứ hai trong hình 4.2-2 là tụ C'sb, tụ điện giữa source và đế. Tụ này là do dung kháng vùng nghèo của lớp chuyển tiếp ở cực source được phân cực ngược và nó bao gồm dung kháng từ kênh tới đế.

A s

) CA ch

(4.2-16)

68 Trong đó As là diện tích của lớp chuyển tiếp source, Ach là diện tích của kênh (Ach=WL) và Cjs là dung kháng vùng nghèo của lớp chuyển tiếp source, được cho bởi:

(4.2-17)

C ='

Dung kháng vùng nghèo của drain nhỏ hơn dung kháng vùng nghèo source, bởi vì nó không bao gồm diện tích kênh. Ta có:

CA d

(4.2-18)

Trong đó:

0 j V

DB φ

(4.2-19)

C =

Và Ad là diện tích của lớp chuyển tiếp drain Tụ Cgd, đôi khi được gọi là tụ Miller, nó có vai trò quan trọng khi transistor được sử dụng trong các mạch với hệ số khuếch đại điện áp lớn. Tụ Cgd cơ bản là do vùng overlap (gối lên nhau) giữa gate và drain, và dung kháng fringing. Giá trị của nó được cho bởi biểu thức sau:

(4.2-20)

Hai tụ quan trọng khác trong mạch tích hợp là Cs-sw và Cd-sw. Những tụ này có thể lớn do một số vùng pha tap mạnh p+ ở dưới lớp ôxít trường (field oxide), được gọi là mô cấy trường (field implant). Tụ Cs-sw được xác định như sau:

− =

sws

CP s

− swj

(4.2-21)

Trong đó Ps là chu vi của lớp chuyển tiếp source (source junction), trừ cạnh liền kề với kênh, và

− swj

− swj V

SB φ

(4.2-22)

Với Cj-sw0 là dung kháng sidewall trên đơn vị diện tích ở điện áp phân cực 0V. Tương tự:

− =

swd

CP d

− swj

(4.2-23)

Trong đó Pd là chu vi của lớp chuyển tiếp drain (drain junction), trừ cạnh liền kề với gate.

Cuối cùng, tụ source-bulk (Csb) và tụ drain-bulk (Cdb) được xác định bởi biểu

thức sau:

sws

= ' C = ' C

(4.2-24)

−+ C −+ C

swd

(4.2-25)

4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off

Ở tần số thấp, mô hình tín hiệu nhỏ của transistor MOS trong vùng triốt là một

−

V (

điện trở. Phương trình tín hiệu lớn cho ID trong vùng triốt là:

− VV ) T

WC ox L

DS 2

   

   

(4.2-26)

−

V (

)

Suy ra:

V T

∂ I ∂ V

WC ox L

1 r ds

(4.2-27)

−

( V

)

Trong đó rds là điện trở drain-source tín hiệu nhỏ, gds là hỗ dẫn Trong trường hợp VDS gần 0V, ta có:

V T

eff

WC ox L

1 r ds

(4.2-28)

Mô hình chính xác của transistor MOS trong vùng triốt hoạt động ở tần số cao là không tầm thường (thậm chí khi sử dụng mô phỏng bằng máy tính ). Một mô hình với độ chính xác ở mức trung bình được thể hiện ở hình 4.2-3 [6], trong đó dung kháng gate-kênh, và dung kháng kênh-đế được mô hình như các phần tử RC phân tán. Mối quan hệ I-V giữa các phần tử RC phân tán này có đặc tính phi tuyến cao bởi vì dung kháng lớp chuyển tiếp của drain và source là các dung kháng vùng nghèo có đặc tính phi tuyến. Hơn nữa, nếu VDS không nhỏ thì điện trở của kênh trên đơn vị chiều dài tăng khi di chuyển gần hơn tới drain. Mô hình này quá phức tạp cho tính toán bằng tay.

Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt.

≅

Mô hình đơn giản thường được sử dụng với VDS nhỏ được thể hiện ở hình 4.2-4 [6], trong đó rds được xác định theo phương trình (4.2-28). Các tụ điện được xác định như sau:

CA ch 2

WLC 2

(4.2-29)

Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với VDS nhỏ

0 sb V

SB φ

(4.2-30)

0 db V

SB φ

(4.2-31)

)

Với:

− swj

P S

( AC 0 j S

)

(4.2-32)

− swj

P d

( AC 0 j d

A ch 2 A ch 2

(4.2-33)

Mô hình tín hiệu nhỏ cho transistor hoạt động trong vùng cut-off được thể hiện

(As, Ps là diện tích và chu vi của vùng source; Ad, Pd là diện tích và chu vi của vùng drain) ở hình 4.2-5, trong đó:

CWL ov

WLC

(4.2-34)

CA ch

(4.2-35)

0 sb V

SB φ

(4.2-36)

0 db V

SB φ

(4.2-37)

C =

Với:

CA S

C =

(4.2-38)

CA d

(4.2-39)

Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off

4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling)

4.3.1 Các hiệu ứng kênh ngắn (short-channel effects) Một số hiệu ứng kênh ngắn làm giảm chất lượng hoạt động của transistor MOS khi kích thước thiết bị giảm xuống. Những hiệu ứng này gồm: sự giảm độ linh động (mobility degradation), trở kháng ra giảm (reduced output impedance) và các hiệu ứng hạt dẫn nóng (hot-carrier effects) [6,8]

- Sự giảm độ linh động: Transistor có độ dài kênh ngắn và điện trường lớn trải qua một sự suy giảm về độ linh động hiệu dụng của các hạt dẫn do vài yếu tố. Một trong các yếu tố là điện trường bên (lateral electric field) lớn (nó có một véctơ vuông góc từ gate tới đế) được gây ra bởi điện áp gate lớn và độ dài kênh ngắn. Điện trường bên lớn này làm cho độ sâu kênh hiệu dụng thay đổi và hơn nữa gây ra nhiều sự va chạm giữa các điện tử hơn. Vì thể độ linh động hiệu dụng giảm. Yếu tố khác gây ra hiệu ứng này

≅

là do điện trường lớn, vận tốc của hạt dẫn đạt tới bão hòa (vận tốc các hạt dẫn không tăng theo sự tăng của điện trường). Biểu thức xấp xỉ bậc nhất của vận tốc điện tử được cho bởi:

≈

6× 10

/ mV

5,1

E µ n 1+ EE / Trong đó E là cường độ điện trường, Ec là cường độ điện trường tới hạn ( Ec

(4.3-1)

2 eff

C ox V

µ n + 1[2

]

eff

=θ

)

/(1

cLE

(4.3-2) ). Lúc này biểu thức cho ID là: W L

Trong đó . Transistor với sự giảm độ linh động được mô hình bằng một điện trở (RSX) ở cực source nối tiếp với một transistor MOS lí tưởng như thể hiện ở hình 4.3-1 [8]

Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động

Với:

1 E

1 1 WC ox

µ Hiện tượng vận tốc bão hòa này làm cho quan hệ I-V của MOS không còn là quan hệ hàm bậc hai nữa mà ở giữa bậc nhất và bậc hai.

(4.3-3)

- Giảm trở kháng ra: Transistor với độ dài kênh ngắn cũng trải qua sự giảm trở kháng ra do sự thay đổi của vùng nghèo gần drain ( Nó ảnh hưởng đến chiều dài kênh hiệu dụng, làm chiều dài hiệu dụng của kênh giảm), dẫn tới dòng ID tăng. Hơn nữa một hiện tượng được gọi là sự giảm hàng rào cảm ứng drain (drain – induced barrier lowering, DIBL) làm giảm điện áp ngưỡng của MOS khi VDS tăng, vì thế càng làm giảm trở kháng ra của MOS kênh ngắn. - Các hạt dẫn nóng (hot carriers): Hạt dẫn nóng là các hạt dẫn có vận tốc lớn. Chúng có thể gây ra các hiệu ứng có hại như là tạo ra các cặp điện tử - lỗ trống do sự iôn hóa do va chạm (impact

ionization) và cơ chế thác lũ (avalanching). Những cặp điện tử - lỗ trống này có thể gây ra một dòng điện chảy từ drain tới đế như thể hiện ở hình 4.3-2 [6]

Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh

Hiệu ứng này có thể được mô hình bằng một trở kháng giữa drain và ground có giá trị hữu hạn. Hiệu ứng này là một trong những yếu tố giới hạn chính trong các thiết kế nguồn dòng nối tầng có trở kháng ra cao. Ngoài ra, dòng chảy từ drain tới đế có thể gây sụt áp trên đế và có thể gây ra latch-up. Một hiệu ứng hạt dẫn nóng khác xảy ra khi các điện tử có được năng lượng đủ lớn để chúng có thể đi vào trong lớp ôxít mỏng ở cực gate theo cơ chế đường ngầm (tunnel), và có thể đi qua lớp ôxít này. Vì vậy hiệu ứng này có thể gây ra dòng điện một chiều đi qua gate. Tuy nhiên một tác động nguy hại hơn là bất kì điện tích nào bị "bẫy" trong lớp ôxít cực gate sẽ dịch mức điện áp ngưỡng của transistor. Vì vậy các hạt dẫn nóng là một trong những yếu tố chính giới hạn độ tin cậy thơi gian dài (long-term reliability) của transistor MOS. Hiệu ứng hạt dẫn nóng thứ ba xảy ra khi các điện tử với năng lượng đủ cao có thể đánh xuyên (punch through) từ source tới drain. Kết quả là những điện tử này không còn bị giới hạn bởi phương trình cuốn (drift equation) (phương trình chi phối điều kiện dẫn điện thông thường dọc theo kênh). Chiều dài kênh dẫn lúc này bằng không, vì thế dòng điện chảy qua transistor không bị giới hạn. Hiệu ứng này là một nguyên nhân nữa làm giảm trở kháng ra và có thể làm transistor bị đánh thủng (breakdown).

4.3.2 Hoạt động subthreshold:

(

nkT

)

≅

Tất cả các phương trình của transistor MOS ở các phần trước đều dựa trên giả thiết là Veff lớn hơn khoảng 100mV và transistor hoạt động ở trạng thái đảo mạnh (strong inversion). Khi các điều kiện trên không đúng nữa thì mối quan hệ bậc hai của đặc tuyến I-V không còn chính xác. Nếu Veff < -100mV thì transistor sẽ ở trạng thái đảo yếu (weak inversion) và được cho là hoạt động ở vùng subthreshold. Trong vùng này, transistor được mô hình bằng mối quan hệ hàm mũ giữa điện áp điều khiển và dòng điện, tương tự như ở transistor lưỡng cực. Cụ thể, trong vùng subthreshold, dòng drain được xấp xỉ theo phương trình sau:

W L

  

 e  

(4.3-4)

Cox

Cdepi

5,1≅

Trong đó:

(4.3-5)

Cox ≈ I D

. Và giả sử VS=0V, VDS>75mV. Hằng số

Mặc dù các transistor có mối quan hệ hàm mũ trong vùng này, nhưng hỗ dẫn truyền đạt (transconductance, gm) vẫn nhỏ vì dòng phân cực nhỏ, và transistor sẽ chậm bởi vì dòng điện nạp và phóng qua tụ nhỏ. Hơn nữa, matching giữa các transistor không tốt vì nó phụ thuộc mạnh vào sự matching điện áp ngưỡng của transistor. Thông thường, các transistor không hoạt động trong vùng subthreshold, ngoại trừ trong các ứng dụng tần số và công suất cực thấp.

Chương 5 - THIẾT KẾ DAC

5.1 Yêu cầu thiết kế

Thiết kế một bộ chuyển đổi số-tương tự 8 bit có giao diện song song tương thích với bộ vi xử lý (Microprocessor) và bộ xử lý tín hiệu số (Digital Signal Processor), sử dụng công nghệ bán dẫn CMOS với các đặc tính điện [3] như sau:

CÁC CHỈ ĐỊNH CỦA DAC (VDD=2,7V ÷ 5,5V;VREF=VDD/2; CLoad (CL)=100pF; RLoad (RL)=10kΩ, nhiệt độ -40 ÷ 105oC )

Thông số

Điều kiện/ Nhận xét

Giá trị

Đơn vị

8 ±1 (max) ±1 (max) 3 (typ) -0,75 (typ)

Bits LSB Code range of 15 to 245 LSB Guaranteed Monotonic LSB All Zeros Loaded to DAC Register LSB All Ones Loaded to DAC Register

±1 (typ) %FSR

1 ÷ VDD/2 0 ÷ VDD 2 (max) 7,5 (typ) 1 (typ) 0,8 (max) 0,6 (max) 2,4 (min) 2,1 (min) 2,7 to 5,5

V V µs V/µs nV-s V V V V V

STATIC PERFORMANCE: Resolution Relative Accuracy Differential Nonlinearity Zero-Code Error Full-Scale Error Gain Error DAC REFERENCE INPUT: REFIN Input Range OUTPUT CHARACTERISTICS: Output Voltage Range Output Voltage Settling Time Slew Rate Digital-to-Analog Glitch Impulse LOGIC INPUTS: VINL, Input Low Voltage VINL, Input Low Voltage VINH, Input High Voltage VINH, Input High Voltage POWER REQUIREMENTS: VDD IDD (Normal mode)

VDD=+5V VDD=+3V VDD=+5V VDD=+3V DAC Active and Excluding Load Current

1,55 (max) mA VIH=VDD and VIL=GND 2,35 (max) mA VIH=VDD and VIL=GND

1 (max)

VDD=3,3V VDD=5,5V IDD (Power-Down)

µA

Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự

CÁC ĐẶC TÍNH ĐỊNH THỜI (VDD=+2,7V to +5,5V)

Ý nghĩa Chip Select to Write Setup Time Chip Select to Write Hold Time Write Pulse Width Data Setup Time Data Hold Time nCLR Pulse Width

ns ns ns ns ns ns

Thông số Giá trị Đơn vị 0 (min) 0 (min) 20 (min) 15 (min) 5 (min) 20 (min)

t1 t2 t3 t4 t5 t6

Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự

Chú thích: typ: Giá trị điển hình (typical) min: Giá trị nhỏ nhất (minimum) max: Giá trị lớn nhất (maximum) FSR: Điện áp toàn thang (Full Scale Range)

Hình 5.1-1: Sơ đồ định thời cho ghi dữ liệu song song

5.2 Sơ đồ khối chức năng

VOUT

I/V

I_DAC

D7 D0

Input Register

Thermometer Encoder

DAC Register

IBIAS

Control Logic

nCS nWR nCLR

REFIN

Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự

Hình 5.2-1 thể hiện sơ đồ khối chức năng của bộ DAC. Trong sơ đồ này:

- D0 – D7 là đầu vào dữ liệu song song (cho ở dạng mã nhị phân) - nCS là tín hiệu chọn chip (Chip Select). Đây là đầu vào logic tích cực mức thấp - nWR là đầu vào ghi (Write input). Nó là đầu vào logic tích cực mức thấp, được sử dụng cùng với đầu vào nCS để ghi dữ liệu vào thanh ghi đầu vào (Input Register)

- REFIN là đầu vào điện áp chuẩn (reference voltage input, VREF) - VOUT là đầu ra điện áp tương tự của DAC. VOUT được xác định như sau:

OUT

2= V REF 256 với n là giá trị của từ mã số đầu vào D0-D7:

++ ...

= Dn 7

D 0

D 6

D 1

(5.2-1)

(5.2-2) - nCLR là đầu vào xóa (Clear input) tích cực mức thấp. Khi đầu vào này ở mức thấp, thanh ghi DAC (DAC Register) sẽ được nạp với tất cả các bit bằng không và đầu ra DAC ( OUTV ) sẽ bằng 0V.

Bộ DAC này được thiết kế theo kiến trúc steering dòng điện như được trình bày ở mục 2.4, trong đó có sử dụng mã thermometer để giảm glich ở đầu ra điện áp tương tự. Nó bao gồm các khối chức năng sau: - Thanh ghi đầu vào (Input Register): có chức năng lưu giữ 8 bit của từ mã đầu vào số (D7-D0). Từ mã đầu vào số được ghi vào thanh ghi này khi nWR ở mức lôgic 0.

(Clear). Ý này tín là nghĩa hiệu như của

- Thanh ghi DAC (DAC Register): có chức năng lưu giữ từ mã số đang được xử lý - Khối điều khiển (Control Logic): có nhiệm vụ điều khiển quá trình ghi từ mã số đầu vào vào các thanh ghi dựa trên ba tín hiệu nCS (Chip Select), nWR (Write) và nCLR sau: các

Chip DAC không được chọn Xóa nội dung thanh ghi đầu vào về 00000000 Ghi từ mã số vào thanh ghi đầu vào

nCS nWR nCLR Ý nghĩa 1 0 0 0

X X X 0 0 1 X Ghi dữ liệu cho thanh ghi DAC 1 Bảng 5.2-1 Chức năng của các tín hiệu điều khiển

Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG) (HOLD ở đây có nghĩa là nội dung của thanh ghi được giữ nguyên, TRACK thì ngược lại, có nghĩa là thanh ghi được cập nhật dữ liệu mới) - Khối tạo dòng phân cực (IBIAS): khối này có chức năng tạo dòng phân cực ít phụ thuộc vào điện áp nguồn cung cấp cho khối tạo dòng DAC (I_DAC) và khối chuyển đổi dòng điện – điện áp (I/V).

- Khối tạo dòng DAC (I_DAC): khối này sẽ tạo ra dòng điện tương ứng với từ mã số được lưu trong thanh ghi DAC. Dòng điện này được đưa tới bộ chuyển đổi dòng điện - điện áp (I/V). Để thực hiện được chức năng này, nó cần một tín hiệu điện áp chuẩn ở đầu vào REFIN (Reference Input)

- Khối chuyển đổi dòng điện - điện áp (I/V): có chức năng thực hiện chuyển đổi

dòng điện được tạo bởi khối tạo dòng thành điện áp ra (VOUT) tương ứng.

5.3 Thiết kế chi tiết của các khối Trong quá trình thiết kế, tác giả sử dụng các phần mềm sau:

- Phần mềm DesignWorks của công ty Capilano Computing Systems Ltd (để có thông tin, truy nhập trang web http://www.capilano.com) để vẽ sơ đồ mạch điện và tạo file netlist, file chứa khai báo các phần tử của mạch điện, cho chương trình mô phỏng SPICE.

- Phần mềm HSPICE của công ty Synopsys Inc (để có thông tin, truy nhập trang web http://www.synopsys.com) để mô phỏng hoạt động của mạch điện - Phần mềm L-Edit của công ty Tanner Research Inc (để có thông tin, truy nhập trang web http://www.tannereda.com) để layout mạch điện.

,...

1M transistor MOS có chiều rộng kênh là 1C là điện dung của tụ điện XC1,

1L mắc song song với nhau).

79 Công nghệ bán dẫn được sử dụng là công nghệ CMOS 0.6um của công ty sản xuất bán dẫn UMC (để có thông tin, truy nhập trang web http://www.umc.com). Thực ra đây là công nghệ bán dẫn BiCMOS, với 2 lớp pôly (double-polysilicon), 3 lớp metal (triple- metal), đế loại P (P-substrate) và 2 giếng (twin-well), tuy nhiên thiết kế không sử dụng các transistor lưỡng cực (Bipolar Junction Transistor) mà công nghệ này hỗ trợ. Thiết kế chỉ sử dụng các phần tử sau: các transistor MOS (NMOS, PMOS), điện trở pôly trở kháng cao RHP (đây là loại điện trở được tạo bởi lớp pôly trở kháng cao, Resistance High Polysilicon) và tụ pôly CPP (là loại tụ silíc đa tinh thể – ôxít – silíc đa tinh thể). Kí hiệu và thông tin mô hình của chúng được trình bày ở phần phụ lục của luận văn.

Để cho thuận tiện cho việc trình bày hoạt động của mạch , ta quy ước như sau: các tham số của transistor MOS XMi, tụ điện XCi, điện trở XRi sẽ có chỉ số là i. Ví dụ lần lượt là chiều rộng, chiều dài kênh, số lượng transistor VVMLW mắc song song, điện áp gate – source, điện áp drain – source của transistor XM1 (khi 1W , chiều dài kênh layout, XM1 sẽ bao gồm là 1R là trở kháng của điện trở XR1.

5.3.1 Khối Logic Input

Khối này có chức năng giao tiếp với các mạch số bên ngoài (như bộ vi xử lý, bộ xử lý tín hiệu số), cụ thể là nó nhận các tín hiệu số (D0 – D7, nPD, nCS, nWR, nCLR) có mức điện áp khác với mức điện áp nguồn mà bộ DAC sử dụng (các tín hiệu số này do các mạch số bên ngoài tạo ra), tạo ra các tín hiệu số tương đương về mức logic cho các mạch số ở bên trong DAC (nghĩa là tín hiệu số đầu vào ở mức logic cao,'1', thì tín hiệu số tạo ra cũng ở mức logic cao,'1', tín hiệu số đầu vào ở mức logic thấp,'0', thì tín hiệu số tạo ra cũng ở mức logic thấp ,'0'. Sự khác nhau là ở mức điện áp thể hiện mức logic. Ví dụ mức điện áp thể hiện mức logic của các tín hiệu số đầu vào có thể 0,4V cho mức logic '0' và 2,6V cho mức logic '1', còn các tín hiệu số đầu ra sẽ là 0V cho mức logic '0' và VDD, điện áp nguồn của DAC, cho mức logic '1'). Hình 5.3.1-1 thể hiện kí hiệu và sơ đồ mạch điện của khối Logic Input. Khối mạch này là một tập các mạch nhỏ hơn gọi là mạch logic_in.

Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input

Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in

Hình 5.3.1-2 thể hiện kí hiệu và sơ đồ mạch của mạch logic_in. Mạch này bao gồm một trigơ Schmitt [10] (được tạo thành từ các transistor MOS: XM1, XM2, XM3, XM4, XM5 và XM6) và hai mạch đảo (inverter, AINV) [7] X3 và X4 (Sơ đồ mạch của mạch đảo được trình bày ở phần phụ lục)

Output, V

VDD

VSPH

VSPL

Input, V

Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt

SPH

− −

VDD V

V V

SPH

THN

  

  

β 1 β

−

V SPL V

VDD

SPL

THP

  

  

β β

pµ

nµ

Các ngưỡng chuyển trạng thái hay ngưỡng logic (VSPL và VSPH) của trigơ schmitt được xác định theo các biểu thức sau:

β =

WCox 5 L 5

WCox 1 L 1

WCox 6 L 6

WCox 3 L 3

- , , , Trong đó: β =

β ≥ β ≥

5β 5β

và và

5,2 β

β =

- VDD là điện áp nguồn cung cấp (kí hiệu là V trên sơ đồ mạch) - VTHN, VTHP lần lượt là điện áp ngưỡng của transistor MOS kênh n và kênh p Kích thước của XM2 và XM4 được chọn sao cho: 35β≥ 65β≥ Thực tế, trên sơ đồ mạch ở hình 5.3.1-2b, ta chọn , giá trị này có được dựa trên kết quả mô phỏng. Hình 5.3.1-4 và 5.3.1-5 thể hiện một số kết quả mô phỏng của mạch logic_in.

Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V

Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V Như hình 5.3.1-4 thể hiện, ngưỡng logic của mạch logic_in thay đổi theo điện áp nguồn, ở VDD = 3V: VSPH = 1,31V và VSPL = 1,04V, ở VDD = 5V: VSPH = 1,73V và VSPL = 1,46V. Đặc tính chuyển mạch của mạch logic_in được thể hiện ở hình 5.3.1-5, trễ lan truyền (propagation delay time) là tPH = 2,7ns khi đầu vào chuyển trạng thái từ mức thấp tới mức cao và tPL = 7,9ns khi đầu vào chuyển trạng thái từ mức cao về mức thấp.

Hình 5.3.1-6 Sơ đồ layout của mạch logic_in

Hình 5.3.1-7 Sơ đồ layout của khối Logic Input

5.3.2 Thanh ghi

Các thanh ghi được xây dựng dựa trên các flip flop, cụ thể ở đây là flip flop D

(DFF). Vì vậy trước hết, ta xem xét cấu trúc mạch của DFF [1,7,10]. 5.3.2.1 Flip flop D không có đầu vào xóa

Hình 5.3.2-1 thể hiện kí hiệu và sơ đồ mạch của flip-flop D không có đầu vào xóa (DFF1).Trong sơ đồ V, G là đầu vào nguồn cung cấp, CLK là đầu vào xung nhịp, Q và nQ là đầu ra không đảo và đảo của flip-flop. Flip flop này được sử dụng để xây dựng thanh ghi DAC. Flip flop được tạo thành từ 4 cổng và đảo 2 đầu vào (ANAND2) và một cổng đảo (AINV). (Sơ đồ mạch của các cổng logic được trình bày trong phần phụ lục).

Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 Trong đó 2 cổng và đảo X9, X10 tạo thành flip flop RSFF với đầu vào R, S được xác định theo phương trình sau:

.= CLKDR .= CLKDS

(5.3.2-1)

(5.3.2-2)

Hoạt động của RSFF này được tóm tắt ở bảng sau:

R 0 0 1 1 S 0 1 0 1 Q' Tổ hợp cấm 0 1 Q

DSDR

= ,

Bảng 5.3.2-1 Hoạt động chức năng của RSFF

trong đó Q là trạng thái hiện tại, Q' là trạng thái tiếp theo của flip flop Khi đầu vào CLK ở mức cao (CLK='1'), . Vì vậy trong trường hợp này, khi đầu vào D ở mức thấp (D='0'), Q'='0' và khi D='1', Q'='1', tức là Q'=D. Còn khi đầu vào CLK ở mức thấp (CLK='0'), R=S='1', điều này có nghĩa là flip flop sẽ giữ nguyên trạng thái của nó. Kết quả mô phỏng và sơ đồ layout của mạch này được thể hiện ở hình 5.3.2-2 và hình 5.3.2-3.

Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1

Hình 5.3.2-3 Sơ đồ layout của DFF1

5.3.2.2 Flip-flop D có đầu vào xóa

Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2

. nCLR CLK

. D

Flip-flop D có đầu vào xóa (DFF2) được xây dựng tương tự như DFF1 ở trên, chỉ khác là có thêm đầu vào xóa nCLR. Khi đầu vào nCLR tích cực (nCLR='0') thì đầu ra không đảo của flip flop sẽ được xóa về 0. Ngược lại khi nCLR không tích cực (nCLR='1'), DFF2 hoạt động giống với DFF1 đã xét ở trên. Biểu thức của các đầu vào R, S của RSFF cho DFF2 là:

. CLK nCLR

(5.3.2-3)

.= CLKDS

(5.3.2-4)

.= . Vì vậy DFF2 hoạt động Rõ ràng, khi nCLR không tích cực, CLKDR giống với trường hợp DFF1 khi nCLR không tích cực. Còn khi nCLR tích cực, R='0' và S='1' (cid:1) đầu ra flip flop bị xóa về '0'. Hình 5.3.2-5 thể hiện kết quả mô phỏng hoạt động của flip flop này.

Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2

Hình 5.3.2-6 Sơ đồ layout của DFF2 5.3.2.3 Thanh ghi đầu vào (Input Register)

Thanh ghi có chức năng lưu giữ 8 bit của từ mã đầu vào số (D7-D0) và được

tạo bởi 8 flip-flop D có đầu vào xóa như thể hiện ở hình 5.3.2-7.

Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào

88 Các tín hiệu CLK và nCLR được tạo bởi khối điều khiển (Control Logic) dựa trên các tín hiệu đầu vào nCS, nWR và nCLR của DAC (xem mục 5.3.3)

Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào

5.3.2.4 Thanh ghi DAC (DAC Register)

Thanh ghi DAC bao gồm 2 thanh ghi 15 bit. Mỗi thanh ghi 15 bit này lưu giữ 15 đầu ra của bộ lập mã thermometer. Tức là bộ chuyển đổi có 2 bộ lập mã thermometer 4 đầu vào và 15 đầu ra, 1 bộ lập mã có 4 đầu vào là 4 bit thấp (D3-D0) và 1 bộ lập mã có 4 đầu vào là 4 bit cao (D7-D4). Các thanh ghi này được tạo thành từ các DFF1 như thể hiện ở hình 5.3.2-9b.

Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits

Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits

5.3.3 Khối điều khiển (Control Logic)

Để thực hiện được các yêu cầu chức năng được thể hiện ở bảng 5.2-1 và sơ đồ định thời được thể hiện ở hình 5.2-2, khối điều khiển cần tạo ra 3 tín hiệu nReset, IP_TRACK và DAC_TRACK từ 3 tín hiệu điều khiển nCS, nWR và nCLR như sau:

nCS nCLR nWR nReset IP_TRACK DAC_TRACK

1 0 0 0 X 0 1 1 X X 0 1 0 0 1 0 1 0 1 1

1 1 0 1 Bảng 5.3.3-1 Bảng chân lý của khối điều khiển

Trong đó: - nReset = '0' có nghĩa là nội dung thanh ghi đầu vào sẽ bị xóa về 00000000 -

IP_TRACK = '1' có nghĩa là thanh ghi đầu vào sẽ được cập nhật dữ liệu mới (là từ mã số đầu vào D0 – D7)

- DAC_TRACK = '1' có nghĩa là thanh ghi DAC sẽ được cập nhật dữ liệu mới (là đầu

ra bộ lập mã thermometer)

Tín hiệu nReset, IP_TRACK lần lượt được nối tới đầu vào nCLR và CLK của thanh ghi đầu vào. Tín hiệu DAC_TRACK được nối tới đầu vào CLK của thanh ghi DAC (khi CLK='0' thì các flip-flop trong thanh ghi sẽ giữ nguyên trạng thái bất kể trạng thái của đầu vào D của nó có thay đổi hay không, đó là lý do tại sao tín hiệu IP_TRACK và DAC_TRACK được nối tới đầu vào CLK của các thanh ghi)

Từ bảng 5.3.3-1, ta thấy nReset = '0' chỉ khi nCS = '0' và nCLR = '0', nên ta dễ

nCS

nCLR

nCS

. nCLR

. CLR

set CLR =

nCLR

CS =

nCS

dàng suy ra biểu thức logic của nó: n (5.3.3-1)

, Trong đó

Tương tự, tín hiệu IP_TRACK = '1' chỉ khi nCS = '0', nCLR = '1' và nWR = '0',

TRACK

nCS

. nCLR . nWR

. nCLR . WR

nên ta có:

WR =

nWR

(5.3.3-2)

Đối với tín hiệu DAC_TRACK, từ bảng 5.3.3-1 dễ thấy

TRACK

DAC

(5.3.3-3) IP _ Từ (5.3.3-1), (5.3.3-2) và (5.3.3-3), ta có được sơ đồ mạch của khối này như ở hình 5.3.3-1

Trong đó

Hình 5.3.3-1 Kí hiệu (a) và sơ đồ mạch (b) của khối điều khiển

Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển

Hình 5.3.3-3 Sơ đồ layout của khối điều khiển

5.3.4 Bộ lập mã thermometer

Như đã nói ở trên, bộ chuyển đổi số - tương tự sử dụng hai bộ lập mã thermometer có 4 đầu vào và 15 đầu ra. Bảng chân lý của bộ lập mã này được cho ở bảng 5.3.4-1.

Đầu vào

Đầu ra

0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1

0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1

0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1

0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer

b3 b2 b1 b0 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d4 d3 d2 d1 d0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0d , do

bbbb 0123

14d : 0d = '0' tại duy nhất tổ hợp

Tối thiểu hóa các hàm ra: -

0d :

= 0000, nên ta dễ dàng suy ra biểu thức

b 3

b 2

++ b 1

b 0

bbbb 0123

lôgic của

14d = '1' tại duy nhất tổ hợp 14d :

(5.3.4-1) = 1111, nên ta dễ dàng suy ra biểu thức

(5.3.4-2)

d 14

bbbb 123

id còn lại (i=1,..,13) được tối thiểu hóa bằng phương pháp tối thiểu hóa

(5.3.4-3)

Tương tự, lôgic của

d 1

b 3

b 1

- Các đầu ra dùng bảng Karnaugh [1]. Từ các hình vẽ trong hình 5.3.4-1, ta suy ra biểu thức của các hàm ra của bộ lập mã thermometer như sau: b 2

b 3 =

b 2 +

b 3

bb 01 (5.3.4-5) b 2 =

)

(5.3.4-4)

b 3

bb ( 1 2

b 0

bb 12 =

bb 02 +

b 3 (5.3.4-7)

bb 12

5 =

b 3 +

(5.3.4-6)

b 3 d =

bbb 012 (5.3.4-9)

b 3

(5.3.4-8)

)

bb 23

( bb 1 3

b 0

bb 13 =

bb 03 +

bb 23 (5.3.4-11)

bb 23

bb 13

93 = (5.3.4-10)

bbb 013 (5.3.4-13)

bb 23 d = +

bb 23 =

)

(5.3.4-12)

bbb 123

bbb 023

b 0

d =

bbb ( 23 1 (5.3.4-15)

bbb 123

b1b0 00

(5.3.4-14)

d1

d2

b3b2

b1b0 00

d3

d4

b3b2

b1b0 00

d5

d6

b3b2

Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh

b1b0 00

d8

d7

b3b2

b1b0 00

d10

d9

b3b2

b1b0 00

d12

d11

b3b2

b1b0 00

d13

b3b2

Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh (tiếp)

Từ (5.3.4-1), (5.3.4-2), .., (5.3.4-15) ta xây dựng được sơ đồ mạch của bộ lập mã như thể hiện ở hình 5.3.4-2. Kết quả mô phỏng hoạt động của mạch được thể hiện ở hình 5.3.4-3.

9 5

Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer

Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer

Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer

5.3.5 Khối tạo dòng phân cực

Hình 5.3.5-1 thể hiện sơ đồ mạch của mạch dòng tạo phân cực. Mạch này có chức năng tạo ra dòng phân cực (IPD10U, IPU2U) ít phụ thuộc vào điện áp nguồn cho mạch VBIAS và mạch OAMP. Đây là mạch tham chiếu điện áp ngưỡng (Threshold- referenced circuit) [9]

Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS)

Trong mạch này, XM5, XM6 và XR2 tạo thành mạch mạch khởi động (startup circuit), giúp mạch tránh rơi vào trạng thái không mong muốn (đó là trạng thái không có dòng chảy trong mạch). Các dòng máng (drain current) của XM1, XM2, XM3 và XM4 bằng nhau (được gọi là QI ), và được xác định theo biểu thức sau:

1 R

V 2 T 1 R

V T R 1

1 R 1

1 2 R 1

(5.3.5-1)

nµ

trong đó:

β =

MWCox 1 L 1

nµ là độ linh động của điện tử oxC là dung kháng trên đơn vị diện tích của ôxít ở cực gate

IPU

2 U

Dòng IPU2U chính là dòng gương với dòng máng của XM4, và dòng IPD10U là dòng gương với dòng máng của XM1. Chúng được xác định theo biểu thức sau:

7 /

* / LWM 7 LWM 4 4

(5.3.5-2)

IPD

1 D

/ LW 8 8 LW / 1 1

5dI

0 V

(5.3.5-3)

I D

(

0≠

−=

Nguyên lý hoạt động của mạch khởi động là như sau: Nếu mạch ở trạng thái với dòng ) , nghĩa là XM3, XM4 off, vì thế XM5 cũng off tức là dòng máng của XM5 ( QI 2R là giá trị điện trở bằng 0, dẫn đến điện áp cực gate của XM6 bằng của XR2). Điều này làm XM6 dẫn mạnh, cực drain của nó (hay cực gate của XM2) được kéo lên điện áp cao. Kéo theo XM2 dẫn dòng, vì vậy có dòng chảy qua XM4, XR1. Dòng này làm điện áp cực gate của XM1 (bằng điện áp rơi trên XR1) tăng lên và XM1 dẫn dòng. Vì vậy mạch thoát khỏi trạng thái Mạch khởi động được thiết kế sao cho khi đạt trạng thái cân bằng với thì nó sẽ không còn tác động đến hoạt động của mạch nữa (XM6 sẽ tắt khi mạch ở trạng thái hoạt động bình thường), điều này có được khi thỏa mãn điều kiện sau:

V T

(5.3.5-4)

Trong đó:

2RV là điện áp rơi trên điện trở XR2 Giá trị điện trở của XR2 được chọn sao cho XM5 hoạt động trong miền triode, lúc này XM5 hoạt động giống như một điện trở với trở kháng xấp xỉ bằng:

(5.3.5-5)

−

V (

)

WC ox L

sat

- V là điện áp nguồn nuôi -

(5.3.5-6)

sat

Nếu XM5 hoạt động trong miền bão hòa (saturation region) thì dòng drain của nó trong trường hợp này (gọi là

/ LW 5 5 LW / 4 4

sat

≥

) được xác định theo biểu thức sau: / LW 5 5 LW / 4 4

(5.3.5-7)

sat

max

Ta chọn điện trở XR2 sao cho dòng máng của XM5 không thể đạt tới giá trị dòng máng bão hòa ở trên ( ), vì thế XM5 sẽ hoạt động trong miền triode. Điều này dễ dàng có được khi biểu thức sau thỏa mãn: R *

max

≥

Hay:

V DI

sat

(5.3.5-8)

Trong đó maxV là điện áp lớn nhất của nguồn nuôi. Khi XM5 hoạt động trong miền triode (nó hoạt động như một điện trở trong miền này), điện áp rơi trên XR2 được xác định theo công thức phân áp như sau:

2 +

(5.3.5-9)

2RV từ (5.3-26) vào (5.3-21) ta có:

−= V

(5.3.5-10)

< VV T

2 +

5 XM +

≤

5 *

vì thế (5.3.5-10)

max

V T

Thay

2 R XM R sẽ thỏa mãn trong toàn dải điện áp hoạt động của mạch.

Ta lựa chọn các thông số của XM5 và XR2 sao cho

Hình 5.3.5-2 Kết quả mô phỏng dòng IQ theo điện áp nguồn cung cấp của khối tạo dòng phân cực

Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực

5.3.6 Khối tạo dòng DAC

100 Khối này gồm mạch tạo điện áp phân cực và hai khối nguồn dòng nối tầng

(cascode current source) là current1x_group và current16x_group. 5.3.6.1 Mạch tạo điện áp phân cực

7DI

Hình 5.3.6-1 thể hiện sơ đồ mạch của mạch tạo điện áp phân cực (VBIAS). Mạch này có chức năng tạo các điện áp phân cực Vbias1, Vbias2 cho các các nguồn dòng nối tầng (cascode current source). Các nguồn dòng nối tầng có trở kháng ra lớn hơn các nguồn dòng không nối tầng, vì vậy dòng điện nó tạo ra sẽ ít phụ thuộc hơn vào điện áp nguồn cung cấp.

) được xác định bởi điện áp nút FB [V(FB)] và điện trở

)

Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực Tâng đầu tiên của khối này là tầng khuếch đại vi sai (differential amplifier), tiếp đến là tầng khuếch đại nguồn chung (common source amplifier). Chúng tạo nên một bộ khuếch đại thuật toán (KĐTT) hai tầng [6, 8, 9, 10], với đầu vào không đảo được nối tới tín hiệu điện áp chuẩn (VREF) và đầu vào đảo được nối tới đầu ra (FB) của bộ KĐTT này, tức là bộ KĐTT này được sử dụng như một bộ đệm. Do đó điện áp đầu ra FB sẽ xấp xỉ bằng điện áp tín hiệu chuẩn VREF (vì hệ số khuếch đại vòng hở của bộ KĐTT là hữu hạn). Dòng điện máng của XM7 ( XR1 theo biểu thức sau:

I D

FBV ( R 1

( FBV

≈)

VREF

(5.3.6-1)

nên ta có: Do

≈

101

I D

VREF R 1

(5.3.6-2)

Vbias 1

Các điện áp phân cực Vbias1, Vbias2 được xác định như sau:

THP

D β

Vbias

(5.3.6-3)

THP

D β

(5.3.6-4)

pµ

Trong đó:

β =

pµ

β =

WCox 7 L 7 WCox 12 L 12

là điện áp ngưỡng của transistor MOS kênh p

pµ là độ linh động của lỗ trống oxC là dung kháng trên đơn vị diện tích của ôxít cực gate - THPV

- ,

12/7

2/7

β = = 45.2

V 6

và Trong mạch này, XM12 được chọn có . Vì thế:

(5.3.6-5)

Vbias

45.2

Thay vào (5.3.6-4) ta có:

THP =

V 2

Vbias

THP

(5.3.6-6)

p =

Về lý thuyết thì ta có thể chọn , tuy nhiên như vậy sẽ khiến XM1 trong mạch nguồn dòng nối tầng (xem hình 5.3.6-4 và 5.3.6-5 trong mục 5.3.6.2) sẽ ở biên giới giữa vùng triode và vùng bão hòa (saturation region), chỉ cần một xung glich nhỏ từ đầu vào điều khiển Di cũng sẽ đẩy XM1 vào vùng triode, làm cho dòng điện tạo bởi nguồn dòng (bằng dòng máng của XM1) cũng sẽ có một glich lớn. Điều này có thể gây ra một glich lớn ở đầu ra điện áp tương tự. Tụ XC3 (tụ silíc đa tinh thể - ôxít - silíc đa tinh thể) và điện trở XR4 (điện trở silíc đa tinh thể trở kháng cao) có chức năng bù (compensate) cho mạch KĐTT. Chúng tạo ra một điểm cực (pole point) và một điểm không (zero point):

1 //

)

rC ( 06 3

r 04

z =

(5.3.6-7)

1 RC 4 3 Hình 5.3.6-2 thể hiện kết quả mô phỏng vòng hở (open-loop) của mạch này. Hệ số khuếch đại tần số thấp (dc gain) là 69dB, độ dự trữ pha (phase margin) là 72 độ. Kết quả này chứng tỏ mạch đã được bù khá tốt (vì vậy đạt được độ dự trữ pha cao)

(5.3.6-8)

102

Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực

Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực

5.3.6.2 Khối nguồn dòng nối tầng

Nếu ta chỉ sử dụng một loại nguồn dòng với giá trị dòng được kí hiệu là Iunit (ta gọi tắt là nguồn dòng Iunit) thì ta sẽ cần 28 – 1 = 255 nguồn dòng Iunit, và để điều khiển đóng, mở các nguồn dòng này cần một bộ lập mã thermometer 8 đầu vào (tương

Iunit

Iout

1 2.

(

D 4

D 7

D 6

D 3

D 0

D 5

D 1

1 2.

(

.16).

Iunit

D 1

D 3

D 5

D 0

D 6

D 7

D 2

D 4

, DDDD 2 0

, DDDD 6 4

(5.3.6-9) Vì thế dễ thấy là thay vì sử dụng một bộ lập mã thermometer 8 đầu vào và 255 đầu ra rất phức tạp để điều khiển đóng mở 255 nguồn dòng Iunit, ta có thể sử dụng hai bộ lập mã thermometer 4 đầu vào và 15 đầu ra với thiết kế đơn giản hơn nhiều, một bộ lập ) để điều khiển đóng mở 15 nguồn dòng mã với 4 đầu vào là 4 bit thấp ( , ) để điều khiển đóng Iunit, và một bộ lập mã với 4 đầu vào là 4 bit cao ( mở 15 nguồn dòng 16Iunit. Tất nhiên, thiết kế sử dụng 2 bộ lập mã sẽ có glich ở đầu ra lớn hơn so với trường hợp sử dụng một bộ lập mã.

103 ứng với số bit) và 255 đầu ra. Thiết kế của bộ lập mã thermometer này sẽ rất phức tạp, vì vậy ở đây ta sử dụng hai loại nguồn dòng, một loại sẽ tạo ra dòng có giá trị bằng Iunit, và một loại có giá trị bằng 16 lần Iunit (gọi tắt là nguồn dòng 16Iunit). Cơ sở cho ý tưởng này là dựa trên quan sát biểu thức của tổng giá trị dòng điện ( Iout ) tương ứng với một từ mã đầu vào do bộ tạo dòng DAC tạo ra: + D 2

Iunit

Iout

Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit

Hình 5.3.6-4b là sơ đồ mạch của nguồn dòng Iunit, các điện áp phân cực Vbias1 và Vbias2 được lấy từ khối VBIAS. Giá trị dòng điện Iout của nguồn dòng phụ thuộc vào tín hiệu điều khiển Di. Khi Di ở mức điện áp cao (bằng điện áp nguồn cung cấp, V) thì XM2 mở và mạch trở thành một nguồn dòng nối tầng bình thường, lúc này Iout = . Khi Di ở mức điện áp thấp (0V) thì XM2 đóng, toàn bộ dòng từ V chảy qua XM1, chảy qua XM2 xuống đất (G), lúc này Điện áp source của XM3 khi Di ở mức thấp (Di = 0) bằng điện áp source của XM2 (điện áp cực gate của XM2 bằng 0V): VTP

Iunit

hay XM3 tắt.

(5.3.6-10)

−

VTP

Iunit

Vbias

Do đó:

V G

(5.3.6-11)

≤

VTP

VSG

104

XM3 tắt khi

−Vbias

Iunit β

Hay:

(5.3.6-12)

≥β

( Vbias 2

)2 Iunit

Dựa vào (5.3.6-12) ta có thể chọn lựa kích thước cho XM2 một cách phù hợp. Mạch nguồn dòng nối tầng 16Iunit cấu trúc và hoạt động giống như nguồn dòng Iunit ở trên. Sơ đồ mạch điện của nó được thể hiện ở hình 5.3.6-5b. Thực chất, nguồn dòng 16Iunit bao gồm 16 nguồn dòng Iunit mắc song song với nhau, tuy nhiên để dễ dàng layout, thay vì sử dụng 16 transistor XM2 với W/L=1/0.7 mắc song song, ta chỉ sử dụng một transistor XM2 với kích thước gấp 16 lần (W/L=16/0.7)

, kết hợp với (5.3.6-11), ta có: ≤ 02

Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit

105

Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit

Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit Khối nguồn dòng current1x_group và current16x_group được tạo thành từ các nguồn dòng trên. Kí hiệu và sơ đồ mạch của chúng được thể hiện ở hình 5.3.6-8 và 5.3.6-9.

Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group

106

Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group

Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group

Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group

5.3.7 Khối driver Khối mạch này có chức năng tạo tín hiệu điều khiển đóng mở các nguồn dòng (là tín hiệu Di của các nguồn dòng) sao cho các nguồn dòng được đóng mở chính xác, từ đó tránh gây ra glich lớn ở đầu ra tương tự của bộ chuyển đổi số - tương tự. Do có hai loại nguồn dòng khác nhau, vì vậy ta có hai mạch driver tương ứng. Thực chất chúng là các mạch khuếch đại đảo (inverter). Do tụ kí sinh ở nút Di (chính là dung kháng cực gate của XM2) của nguồn dòng 16Iunit bằng 16 lần tụ kí sinh của nguồn dòng Iunit nên

107 mạch driver cho nguồn dòng 16Iunit cũng lớn hơn mạch driver cho nguồn dòng Iunit 16 lần như thể hiện ở hình 5.3.7-1.

Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit Tương ứng với hai khối nguồn dòng Current1x_group và Current16x_group, ta có hai khối driver là Driver1x và Driver16x. Driver1x được dùng để đóng mở các nguồn dòng Iunit trong Current1x_group, còn Driver16x được dùng để đóng mở các nguồn dòng 16Iunit trong Current16x_group. Sơ đồ mạch của chúng được thể hiện ở hình 5.3.7-2 và 5.3.7-3.

Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x

108

Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x

Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit

Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit

109

Hình 5.3.7-6 Sơ đồ layout của Driver1x

Hình 5.3.7-7 Sơ đồ layout của Driver16x

5.3.8 Khối chuyển đổi dòng điện – điện áp

Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp

Hình 5.3.8-1 thể hiện sơ đồ mạch của khối chuyển đổi dòng điện – điện áp. Nó chính là một OTA dải rộng (Wide-swing Operational Transconductance Amplifier, là

110 loại OTA có điện áp vào và điện áp ra có thể thay đổi trong dải rộng) [10] được sử dụng trong cấu hình mạch khuếch đại đảo. OTA (được kí hiệu là OAMP trên sơ đồ mạch) nhận dòng điện do khối tạo dòng DAC tạo ra tại nút N (là đầu vào đảo của OTA), và chuyển đổi dòng điện này thành tín hiệu điện áp tương ứng ở đầu ra. Ta sẽ tìm biểu thức liên hệ giữa chúng. Gọi i_src là dòng điện do khối tạo dòng DAC tạo ra tại nút N. Điện áp tại đầu vào đảo (đầu vào N) và đầu vào không đảo (đầu vào P) của OTA bằng nhau, nghĩa là:

V(N) = V(REFIN) = VREF (5.3.8-1)

Áp dụng định luật Kirchhoff về dòng điện tại nút N ta có:

i_src + i1 - i2 + i3 = 0 (5.3.8-2)

Dòng chảy vào đầu vào đảo của OTA bằng 0 (i1 = 0) nên từ (5.3-39) suy ra:

i3 = i2 – i_src (5.3.8-3)

)

Mặt khác, ta có:

( NV R 3

REF R 3

−

NV (

)

REF

OUT

(5.3.8-4)

R 1

Thay (5.3-41) và (5.3-42) vào (5.3-40), ta có (chú ý

(5.3.8-5)

R 1 R = 3 R 1

−

OUT

REF

−

src

R 1

REF R 1

−

V 2

src

Hay

R 1*

OUT

REF

(5.3.8-6)

−

V 2

src

Kết hợp (5.2-1), ta có:

OUT

REF

R 1*

V 2 REF 256

(5.3.8-7)

−

)

V 2

src

Suy ra:

( REF 256

256 R 1*

(5.3.8-8)

Iunit

src

i (

−+ )1

src

i )(

Hiệu dòng điện do khối I_DAC tạo ra giữa hai từ mã liên tiếp bằng Iunit, vì vậy ta có:

V 2 256

REF R 1*

(5.3.8-9)

R 1

V REF 128 * Iunit

(cid:1) (5.3.8-10)

Phương trình này cho phép ta xác định được giá trị điện trở R1 theo Iunit Hình 5.3.8-2 thể hiện sơ đồ mạch điện của mạch OAMP. Phương pháp bù OAMP này được trình bày khá chi tiết trong tài liệu [10] vì vậy ở đây chỉ đưa ra kết quả mô phỏng của mạch này.

1 1 1

Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP

112 Hình 5.3.8-3 là kết quả mô phỏng độ ổn định (stability) của khối này trong trường hợp VDD=5V, VOUT = VREF = 2,5V, CL = 100pF, RL = ∞. Hệ số khuếch đại tần số thấp đạt được là 104dB (~16000 lần), độ dự trữ pha là 63o .

Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp VOUT = VREF, CL=100pF, RL=∞

Hình 5.3.8-4 Sơ đồ layout của mạch OAMP

113

5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC 5.3.9.1 Sơ đồ mạch điện

Hình 5.3.9-1 và 5.3.9-2 thể hiện sơ đồ toàn mạch và sơ đồ chân ra của bộ chuyển đổi số - tương tự. Ở đây, ta có bổ sung thêm đầu vào nPD, Power-Down, cho DAC. nPD là đầu vào logic tích cực mức thấp, được sử dụng để đặt DAC vào chế độ công suất tiêu thụ thấp. nPD được nối tới đầu vào ON của các mạch tương tự trong DAC: mạch IBIAS, VBIAS và OAMP. Khi nPD tích cực (nPD='0') thì DAC chuyển sang chế độ công suất tiêu thụ thấp. Ở chế độ này dòng tiêu thụ của DAC nhỏ hơn 1µA và điện áp đầu ra tương tự là 0V.

Để tránh nhiễu từ các mạch số tác động lên mạch tương tự, ta tách riêng đường cấp nguồn cho mạch số và mạch tương tự, cụ thể mạch số sử dụng đường nguồn kí hiệu là VD và GD, còn mạch tương tự sử dụng đường nguồn VA và GA (Các đường nguồn VD và VA đều xuất phát từ một chân cấp nguồn VDD của chíp DAC)

1 1 4

Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit

115

Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit

5.3.9.2 Kết quả mô phỏng (VDD=2,7V ÷ 5,5V;VREF =VDD/2; CL=100pF; RL=10kΩ, nhiệt độ 25oC )

Thông số

Giá trị

Điều kiện/ Nhận xét

Đơn vị

STATIC PERFORMANCE: Resolution Relative Accuracy Differential Nonlinearity

Bits LSB VDD=3,3V, Code range of 15 to 245 LSB VDD=3,3V

8 -0,04 (max) -0,837 ÷ 0,009 0,27

Zero-Code Error

LSB VDD=3,3V, All Zeros Loaded to DAC

Full-Scale Error

-0,89

LSB VDD=3,3V, All Ones Loaded to DAC

-0,008 (typ) %FSR VDD=3,3V V Ω V

Gain Error DAC REFERENCE INPUT: REFIN Input Range REFIN Input Impedance OUTPUT CHARACTERISTICS: Output Voltage Range Output Voltage Settling Time

VDD=2,7V, -40÷105oC

µs

VDD=5,5V, -40÷105oC

Slew Rate

V/µs

nV-s

0,6 ÷ VDD/2 ∞ 0 ÷ VDD 11,4 (max) 8,1 (typ) 2,6 (max) 2,4 (typ) VDD=2,7V 0,62 (typ) VDD=5,5V 5,98 (typ) VDD=2,7V 19,7 (typ) VDD=5,5V 56,9 (typ) 0,0402 (typ) %/% VDD=3,3V

1,48 (max) 1,06 (max) 1,7 (min) 1,22 (min)

V V V V

Digital-to-Analog Glitch Impulse Power Supply Rejection Ratio LOGIC INPUTS: VINL, Input Low Voltage VINL, Input Low Voltage VINH, Input High Voltage VINH, Input High Voltage

VDD=+5V, -40÷105oC VDD=+3V, -40÷105oC VDD=+5V, -40÷105oC VDD=+3V, -40÷105oC

2,37 ÷ 5,5

POWER REQUIREMENTS: VDD IDD (Normal mode)

DAC Active and Excluding Load Current

VDD=3,3V

mA VIH=VDD and VIL=GND, -40÷105oC

VDD=5,5V

mA VIH=VDD and VIL=GND, -40÷105oC

1,33 (typ) 1,43 (max) 3,01(typ) 3,3 (max) 15,3 (max)

IDD (Power-Down)

Đơn vị ns ns ns ns ns ns

116

Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC Giá trị 0 (min) 0 (min) 19 (typ) 11 (typ) 5 (typ) 16 (typ)

Thông số t1 t2 t3 t4 t5 t6

Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC

Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ

117

Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh

Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh

118

Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ

Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞)

119

Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (VDD=5,5V, nhiệt độ 105oC)

Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ)

120

Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC

5.3.9.3 Sơ đồ layout

121

Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit

122 KẾT LUẬN

Các kết quả đạt được:

- Luận văn đã trình bày tổng quan bộ chuyển đổi số - tương tự: vị trí, vai trò,

các thông số và các kiến trúc cơ bản của bộ chuyển đổi số - tương tự.

- Trình bày các hiểu biết cơ bản về công nghệ bán dẫn CMOS cần thiết cho người thiết kế: các quy trình sản xuất bán dẫn cơ bản; cấu trúc vật lý, phương pháp layout, mô hình tính toán và mô phỏng của phần tử bán dẫn trong công nghệ CMOS.

- Cuối cùng, luận văn đã đưa ra một bản thiết kế gần như hoàn chỉnh chíp chuyển đổi số - tương tự 8 bit sử dụng công nghệ CMOS bao gồm các sơ đồ mạch điện, phân tích mạch, kết quả mô phỏng, và sơ đồ layout. Hướng nghiên cứu tiếp theo:

Thiết kế của một số mạch vẫn chưa được tốt lắm như mạch flip-flop có thể được thiết kế nhỏ gọn hơn nếu như sử dụng cấu trúc mạch khác; dòng phân cực của mạch tạo dòng phân cực thay đổi nhiều theo nhiệt độ cũng như sự biến đổi của công nghệ. Một số thông số của bộ chuyển đổi số - tương tự chưa đạt yêu cầu thiết kế như glitch ở đầu ra điện áp tương tự còn lớn, hệ số power supply reject ratio kém, … Vì vậy bản thiết kế cần được cải tiến để khắc phục những hạn chế đó.

123 TÀI LIỆU THAM KHẢO

Tiếng Việt 1. Nguyễn Thúy Vân (2004), Kỹ thuật số, NXB KHKT.

Tiếng Anh 2. Alan Hastings (2001), The Art of Analog Layout, Prentice Hall, New Jersey 3. Analog Devices Inc (1997), AD7801 Datasheet, Website http://www.analog.com 4. Andrei Valadimirescu (1994), The SPICE Book, John Wiley & Sons, New York 5. Avant! Corporation (2001), Star-Hspice Manual, Website http://www.avanticorp.com 6. David A.Jonhs (1997), Analog Integrated Circuit Design, John Wiley & Sons, New York 7. Jan M.Rabaey (2003), Digital Integrated Circuits: A Design Perspective, Prentice Hall, New Jersey 8. Paul R.Gray (2001), Analysis and Design of Analog Integrated Circuits, John Wiley & Sons, New York 9. Phillip E.Allen (2002), CMOS Analog Circuit Design, Oxford University Press, New York 10. R. Jacob Baker (1998), CMOS Circuit Design, Layout, and Simulation, IEEE Press, New York

124 PHỤ LỤC

Phụ lục A. KÍ HIỆU VÀ MÔ HÌNH CỦA CÁC PHẦN TỬ MẠCH ĐIỆN

AS='1.9*MAX(WM,1.4)' PS='1.9*2+MAX(WM,1.4)*2'

Hình A-1 Kí hiệu của các phần tử mạch điện

WMIN = 5.0E-7 VERSION = 3.2 XJ = 2.0000000E-07 LWN = 1.5756161 LINT = 1.3000000E-08 LWL = 5.5857230E-21 WW = 1.0000000E-20 BINUNIT = 2

Hình A-1 thể hiện kí hiệu của các phần tử mạch điện được sử dụng trong phần thiết kế của luận văn. Trong đó hình (a) là kí hiệu của transistor MOS kênh p, (b) là kí hiệu của transistor MOS kên n, (c) là kí hiệu của điện trở pôly trở kháng cao RHP, (d) là kí hiệu của tụ pôly CPP (là loại tụ silíc đa tinh thể - ôxít – silíc đa tinh thể), và (e) là kí hiệu của các liên kết (link). Dưới đây là thông tin mô hình mô phỏng SPICE của chúng, những thông tin này được cung cấp bởi công ty sản xuất bán dẫn (fabrication company) Mô hình transistor MOS kênh n (MNI): (Mô hình này theo chuẩn BSIM3v3 [9,10], được định nghĩa trong HSPICE với tham số mô hình LEVEL = 49) .OPTION SCALE=1U TNOM=25 .SUBCKT MNI D G S B L=4 W=4 M=1 GEO=1 .PARAM MM=M WM=W LM=L M1 D G S B MNI W='WM' L='LM' M='MM' + AD='1.9*MAX(WM,1.4)' +PD='1.9*2+MAX(WM,1.4)*2' .ENDS MNI ********************************************************* .MODEL MNI NMOS +LEVEL=49 * * GENERAL PARAMETERS * LMAX = 1.0E-4 +LMIN = 6.0E-7 TREF = 25.0 +WMAX = 1.0E-4 TOXM = 1.50E-08 +TOX = 1.50E-08 LLN = 0.5000000 +NCH = 1.6000000E+17 WWN = 1.5359626 +WLN = 0.5370212 +LL = -9.9936400E-21 LW = -1.0000000E-20 +WINT = 3.4300000E-08 WL = 1.4127170E-21 +WWL = -9.7060700E-21 MOBMOD = 1

XW = 0.00 BINFLAG = 0

LMLT = 1 DWG = -3.4276350E-09

RSC = 0

RSH = 50 RDC = 0

LDIF = 0.00 HDIF = 6.00E-07 RS = 0

WVTH0 = 5.0000000E-08 PVTH0 = 1.4000000E-14 LK1 = -1.5200000E-07 WK1 = 5.0000000E-08 K2 = 2.1085400E-02 K3 = -5.9808700E-02 DVT1 = 0.9600000 DVT2 = 3.0724090E-03

K3B = 0.3827230

LUA = -1.5000001E-16 UC = 5.1964410E-11 RDSW = 1.9293560E+03

WUC = -3.5000000E-17 PRWG = -5.4923800E-03 WR = 1.0000000 LU0 = 1.0000000E-08 A0 = 0.8500000

WU0 = -1.1000000E-08 PA0 = 2.9999999E-13

B0 = 3.1957110E-07

A2 = 1.0000000 B1 = 7.0862350E-07

NFACTOR = 1.0000000

CIT = -6.0000000E-04 CDSCD = 0.00 DSUB = 1.5396310E-04

PDIBLC1 = 5.8360300E-02

LPCLM = 1.0000000E-07

ALPHA1 = 0.00

PKT2 = 2.3999999E-14 PAT = 0 WUA1 = -2.0000000E-15 KT1L = 2.0000000E-08

+XL = 0.00 +WMLT = 1 +DWB = 1.5532160E-08 * * DIODE PARAMETERS * +ACM = 3 +RD = 0 * * THRESHOLD VOLTAGE PARAMETERS * +VTH0 = 0.8330 +K1 = 0.9000000 +PK1 = 8.6000000E-14 +DVT0 = 2.2000000 +DVT0W = 1.9986100E-02 DVT1W = 5.2963190E+06 DVT2W = -6.3484300E-02 +NLX = 1.7761650E-08 W0 = 1.0000000E-06 +VFB = -0.7456436 * * MOBILITY PARAMETERS * +VSAT = 9.7549080E+04 UA = 1.5000000E-09 +WUA = -1.0000000E-16 UB = 4.9000000E-19 +LUC = 2.0000000E-17 +PRWB = 0.1153606 +U0 = 5.6000000E-02 +PU0 = -1.0200000E-14 +KETA = -2.4641559E-03 LKETA = -9.0000000E-09 WKETA = 6.0000000E-09 +PKETA = 2.9999999E-15 A1 = 0.00 +AGS = 8.3370000E-02 * * SUBTHRESHOLD CURRENT PARAMETERS * +VOFF = -0.1436638 +CDSC = 5.0000000E-03 CDSCB = 0.00 +ETA0 = 0.00 ETAB = 0.00 * * ROUT PARAMETERS * +PCLM = 0.00 +PDIBLC2 = 1.800484E-03 PDIBLCB = -0.1185012 DROUT = 0.5929923 +PSCBE1 = 5.250301E+08 PSCBE2 = 5.8103530E-05 PVAG = 1.4497800E-02 +DELTA = 2.9999999E-02 ALPHA0 = 0.00 * * TEMPERATURE EFFECTS PARAMETERS * KT2 = -1.6000001E-02 +KT1 = -0.4000000 LAT = -2.0000000E-02 +AT = 1.2000000E+05 UA1 = 6.4000000E-09 +UTE = -1.0000000 +UB1 = -3.9030500E-18 UC1 = 1.0000000E-10 +PKT1L = -1.9999999E-20 PRT = 7.7348860E-03 *

125

PB = 0.8802212

TPBSW = 0 JS = 6.10E-06 XTI = 0.00 CGBO = 1.0E-13 ELM = 5 CGDL = 0.00 CLC = 1.0000000E-07

MOIN = 15

ACDE = 1 VOFFCV = 0

AS='1.9*MAX(WM,1.4)' PS='1.9*2+MAX(WM,1.4)*2'

LMAX = 1.0E-4 WMIN = 5.0E-7 VERSION = 3.2 TREF = 25.0 TOXM = 1.50E-08 XJ = 2.0000000E-07

LWN = 1.5753851 LINT = 0.10000E-08

LMLT = 1

XW = '0.00 BINFLAG = 0 DWG = -8.5003690E-09

HDIF = 6.00E-07 RS = 0

LDIF = 0.00 RD = 0 RDC = 0

126

* CAPACITANCE PARAMETERS * +CJ = 6.558666E-04 MJ = 0.4202481 +CJSW = 5.210677E-10 MJSW = 0.1844319 PHP = 0.4057967 TPB = 0 +CJGATE = 5.2E-10 TCJSW = 0 +TCJ = 0 N = 1.0 +JSW = 0.00 CGSO = 7.0E-11 +CGDO = 7.0E-11 NQSMOD = 0 +CAPMOD = 2 CGSL = 0.00 +XPART = 1 +CKAPPA = 0.6000000 CF = 0.00 +CLE = 0.6000000 DLC = 7.8E-8 DWC = 0 +VFBCV = -1 +NOFF = 1 * ********************************************************* Mô hình transistor MOS kênh p (MP): (Mô hình này theo chuẩn BSIM3v3 [9,10], được định nghĩa trong HSPICE với tham số mô hình LEVEL = 49) .OPTION SCALE=1U TNOM=25 .SUBCKT MP D G S B L=4 W=4 M=1 GEO=1 .PARAM MM=M WM=W LM=L M1 D G S B MP W='WM' L='LM' M='MM' + AD='1.9MAX(WM,1.4)' +PD='1.92+MAX(WM,1.4)2' .ENDS MP .MODEL MP PMOS +LEVEL = 49 * GENERAL PARAMETERS * +LMIN = 7.0E-7 +WMAX = 1.0E-4 +TOX = 1.50E-08 +NCH = 1.6000000E+17 LLN = 0.5000000 +WLN = 0.5000000 WWN = 0.5000000 LW = -1.0000000E-20 LWL = 5.6213330E-21 +LL = 1.6963909E-21 +WINT = 1.0000000E-08 WL = 2.8410920E-22 WW = 1.0000000E-20 +WWL = -1.0000000E-20 MOBMOD = 1 BINUNIT = 2 +XL = 0.00 +WMLT = 1 +DWB = 1.1001190E-08 * DIODE PARAMETERS +ACM = 3 +RSH = 78 +RSC = 0 *

LVTH0 = 1.0000000E-07 WVTH0 = 8.0000000E-08

LK1 = -6.0000000E-08

DVT0 = 0.8000000 DVT1 = 0.9000000

LU0 = -1.9999999E-09

U0 = 2.3000000E-02

A2 = 0.02 B1 = 2.0279630E-07

DSUB = 0.5574343

PDIBLC1 = 7.5337250

PDIBLC2 = -5.6995490E-03

DROUT = 0.7503241 PSCBE2 = 8.5458060E-09

DELTA = 2.9999999E-02 ALPHA0 = 0.00 BETA0 = 30.0000000

PB = 1.041776

TPB = 0 TCJSW = 0 N = 1.0 CGSO = 7E-11

TPBSW = 0 JS = 8.00E-06 XTI = 0.00 CGBO = 1.0E-13

* THRESHOLD VOLTAGE PARAMETERS * +VTH0 = -0.8730 +PVTH0 = -2.9999999E-14 K1 = 0.4000000 +WK1 = 4.0000000E-08 PK1 = 2.0000000E-14 K2 = 2.0000001E-03 +K3 = 26.3355030 +DVT2 = -2.9999999E-02 DVT0W = 3.7735800E-02 DVT1W = 1.0000000E+07 +DVT2W = -0.5159964 NLX = 5.8571780E-07 W0 = 5.8637150E-07 +K3B = -3.4908430 VFB = -0.5835145 * * MOBILITY PARAMETERS * LUA = 3.0000001E-16 +VSAT = 5.2241760E+05 UA = 3.6500000E-09 +WUA = -3.0000001E-17 UB = 1.0000000E-22 UC = -7.3150300E-11 +RDSW = 2.3872759E+03 PRWB = -1.2514300E-02 PRWG = 0.00 +WR = 1.0000000 +WU0 = -5.0000000E-09 PU0 = 2.0000000E-16 A0 = 1.0000000 +LA0 = 3.0000001E-07 KETA = -1.1000000E-02 LKETA = -8.0000000E-09 +WKETA = 1.4000000E-08 A1 = 9.3074300E-02 +AGS = 0.1400000 B0 = 3.0543490E-07 * * SUBTHRESHOLD CURRENT PARAMETERS * +VOFF = 1.0000000E-02 NFACTOR = 0.9000000 CIT = -1.0000000E-04 +CDSC = -1.0000000E-04 CDSCB = 5.3180850E-04 CDSCD = 0.00 +ETA0 = 0.1734550 ETAB = 0.00 * * ROUT PARAMETERS * +PCLM = 5.0000000 +PDIBLCB = 2.1676799E-02 +PSCBE1 = 6.8085570E+09 +PVAG = 15.0000000 +ALPHA1 = 0.00 * * TEMPERATURE EFFECTS PARAMETERS * +KT1 = -0.5000000 KT2 = -3.4000000E-02 AT = 1.000000E+05 +LAT = -0.0010000 WAT = 0.0200000 UTE = -1.5215188 +UA1 = -1.1215430E-09 UB1 = -1.8182300E-18 UC1 = -1.0000000E-10 +KT1L = -7.7894590E-08 PRT = 2.3368699E-03 * * CAPACITANCE PARAMETERS * +CJ = 4.868659E-04 MJ = 0.7962651 +CJSW = 3.99367E-10 MJSW = 0.2076833 PHP = 0.5648831 +CJGATE = 3.99E-10 +TCJ = 0 +JSW = 0.00 +CGDO = 7E-11 +CAPMOD = 2 NQSMOD = 0 ELM = 5 +XPART = 1

CGSL = 0.00

CGDL = 0.00

127

CLC = 1.0000000E-07

MOIN = 15

ACDE = 1 VOFFCV = 0

128

+CKAPPA = 0.6000000 CF = 0.00 +CLE = 0.6000000 DLC = 7.8E-8 DWC = 0 +VFBCV = -1 +NOFF = 1 * ************************************************************** Mô hình điện trở pôly trở kháng cao (RHP): Điện trở này được mô hình như là một mạch con (subcircuit) tên là RHP, có 3 cực (N1, N2 và PKT). Mạch con này bao gồm 2 điện trở R1, R2 và 3 tụ điện (là tụ điện ký sinh) C1, C2, C3 như mô tả dưới đây: .SUBCKT RHP N1 N2 PKT L=1 W=1 NS=1 R=1 NP=1 .PARAM WM=W NSM=NS RM=R NPM=NP .PARAM RSHEETHP=2000 DWHP=0 RCHP=14 .PARAM RSHEETHPTT=2000 TC1HP=-2.8588E-3 TC2HP=9.9082E-6 +VC0HP=1.9923E+3 VC1HP=4.9153E-4 VC2HP=-1.6125E-4 CHPSUB=0.095E-15 .PARAM CONTPITCH=1.5 .PARAM RSHEET='RSHEETHP' .PARAM LM='WMRMNPM/(NSMRSHEETHPTT)' .PARAM RVALUE='RSHEETABS(LM)/ABS(WM-DWHP)NSM/NPM' .PARAM RCALC='RVALUE+NSMRCHP2/NPM/(WM/CONTPITCH)' C1 N1 PKT '(WM-DWHP)LMNSMNPMCHPSUB/4' R1 N1 N3 'RCALC/2' TC1='TC1HP' TC2='TC2HP' C2 N3 PKT '(WM-DWHP)LMNSMNPMCHPSUB/2' R2 N3 N2 'RCALC/2' TC1='TC1HP' TC2='TC2HP' C3 N2 PKT '(WM-DWHP)LMNSMNPMCHPSUB/4' .ENDS RHP Mô hình tụ điện pôly (CPP): Tụ này được mô hình như một mạch con tên là CPP, có 3 cực (N1, N2 và PKT). Mạch con này gồm 3 tụ trong đó có một tụ chính (tụ C1) đóng vai trò quyết định dung kháng của tụ pôly và hai tụ kí sinh (tụ C1FRINGE và tụ CP). .SUBCKT CPP N1 N2 PKT C=1 MM=1 .PARAM CSHPP=0.668 .PARAM CSHPPTT=0.668 TC1PP=0 TC2PP=0 VC1PP=0 VC2PP=0 + CP1SUBRATIO='570/4000' CFRINGEPPTT=0.092 .PARAM CVALUE=C MS=MM C1 N1 N2 'MSCVALUECSHPP/CSHPPTT' TC1='TC1PP' TC2='TC2PP' C1FRINGE N1 N2 'MSSQRT(CVALUE/CSHPPTT1E-15)4*CFRINGEPPTT' CP N2 PKT 'MSCVALUECP1SUBRATIO' .ENDS CPP Mô hình các liên kết LNK1 và LNK2:

129 Thực chất trên layout, chúng là một đoạn METAL1 (đối với LNK1) và METAL2 (đối với LNK2). Mô hình của chúng đơn giản chỉ là điện trở với trở kháng là 0Ω. Chúng được sử dụng để đánh dấu một vòng hồi tiếp (feedback loop) thường là vòng hồi tiếp âm (negative feedback loop), và vòng hồi tiếp này sẽ được cắt ra tại điểm chứa liên kết để phân tích đặc tính ổn định (stability) của nó. Mô tả chi tiết mô hình của các liên kết là như sau: .SUBCKT LNK1 N1 N2 RLNK N1 N2 0 .ENDS LNK1 .SUBCKT LNK2 N1 N2 RLNK N1 N2 0 .ENDS LNK2

130

Phụ lục B. CÁC MẪU VẼ THỂ HIỆN CÁC LỚP LAYOUT Quá trình sản xuất bán dẫn yêu cầu nhiều mask (photomask) khác nhau, mỗi mask tương ứng với một lớp (layer) layout. Người thiết kế sử dụng phần mềm CAD (Computer Aided Design) để thiết kế các lớp layout này. Tuy nhiên người thiết kế không cần thiết phải tạo ra tất cả các lớp layout, bởi vì một số lớp layout được tạo một cách tự động bởi phần mềm CAD. Phần phụ lục này chỉ trình bày các lớp layout cần được tạo ra bởi người thiết kế (áp dụng cho công nghệ CMOS 0.6µm được trình bày trong luận văn này)

Hình B-1 Các mẫu vẽ thể hiện các lớp layout - M1_TEXT: lớp cho phép ghi văn bản trên METAL1, nhận biết các đầu I/O là

METAL1 khi check LVS (Layout versus Schematics), nó không phải là 1 layer có vai trò trong quá trình sản xuất bán dẫn.

- DIFF (diffusion): lớp khuếch tán, được sử dụng để xác định vùng active (define active region). Lớp này kết hợp với lớp PPLUS để xác định vùng bán dẫn P+, kết hợp với lớp NPLUS để xác định vùng bán dẫn N+. - MRES: định nghĩa cho link (có tên bắt đầu bằng XL trong sơ đồ mạch). Về mặt điện, link chỉ là dây dẫn điện.

- NPLUS: lớp định nghĩa cho vùng bán dẫn N+ . - VI1: lớp VIA 1, đây là lớp kết nối lớp METAL1 và METAL2. - ME3O: lớp METAL3. - HR (High Resistance): lớp định nghĩa cho điện trở poly trở kháng cao (điện trở

PAD: lớp định nghĩa vùng PAD (define PAD region). RHP). - ISOPW (Isolate pwell): lớp cách ly vùng PWELL-nmos với các vùng khác. - NMBURD: lớp định nghĩa cho vùng NMOS (define N-_Buried implant region) - - TEXT: đây là lớp cho phép ghi văn bản để việc xem sơ đồ layout được dễ dàng

hơn, nó không phải là 1 layer có vai trò trong quá trình sản xuất bán dẫn. - NWELL: lớp định nghĩa giếng NWELL (define N_Well implant region) cho vùng PMOS và cách ly cho NMOS.

- VIA2: lớp kết nối lớp METAL2 với lớp METAL3. - ME2O: lớp kết nối METAL2. - M2_TEXT: lớp này được sử dụng để đặt tên pin I/O trên METAL2, dùng để check LVS, không phải là 1 layer có vai trò trong quá trình sản xuất bán dẫn.

131 - CONT (contact): lớp kết nối giữa METAL1 và các lớp bên dưới là POLY1, POLY2, N+, P+.

- ME1O: lớp kết nối METAL1. - PO1: lớp POLY1 (Polysilicon 1), dùng làm vật liệu kết nối và làm điện trở RHP

khi được đặt trong vùng định nghĩa điện trở HR. - PO2: lớp POLY2 (Polysilicon 2), dùng làm vật liệu kết nối và làm cực Gate cho

PMOS, NMOS khi được đặt trong vùng bán dẫn P+, N+. - NBURD: định nghĩa cho vùng PMOS (define N+_Buried) - PPLUS: lớp định nghĩa cho vùng bán dẫn P+.

132

Phụ lục C. CÁC QUY TẮC LAYOUT CỦA CÔNG NGHỆ CMOS 0.6µm

Phần phụ lục này trình bày một số quy tắc layout (Layout Rules) cơ bản của công nghệ bán dẫn CMOS 0.6µm của công ty sản xuất bán dẫn UMC (để có thông tin, truy nhập trang web http://www.umc.com )

- Lớp NBURD:

(Unit: µm)

A. Minimum NBURD Width 2.0

B. Minimum NBURD To NBURD Space 9.0

C. Minimum NBURD Enclosure of DIFFUSION 0.0

D. Minimum NWELL Enclosure of NBURD 3.0

E. Minimum NBURD (outside NWELL) to NWELL Space 7

- Lớp NMBURD:

(Unit: µm)

Minimum NMBURD Width 2.0

133

- Lớp NWELL:

(Unit: µm)

A. Minimum NWELL Width 4.0

B. Minimum NWELL To NWELL Space (Equal-Potential) 0 or >1.4

C. Minimum NWELL To NWELL Space (Non Equal-Potential) 4.0

- Lớp DIFFUSION (DIFF):

(Unit: µm)

A. Minimum DIFFUSION Width (Device)

a. NMOS Device 0.6

b. PMOS Device 0.7

B. Minimum DIFFUSION Width (interconnect) 0.6

C. Minimum DIFFUSION To DIFFUSION Space (In the same Well)

a. N+ DIFFUSION To N+ DIFFUSION Space 1.0

b. P+ DIFFUSION To P+ DIFFUSION Space 1.0

c. N+ DIFFUSION To P+ DIFFUSION Space 1.4

134

D. Minimum NWELL To N+ DIFFUSION (Outside NWELL) Space 2.0

1.5 E. Minimum NWELL Enclosure of N+ DIFFUSION (Inside NWELL)

F. Minimum NWELL To P+ DIFFUSION (Outside NWELL) Space 1.0

2.0 G. Minimum NWELL Enclosure of P+ DIFFUSION (Inside NWELL)

H. Minimum Field Isolation Area 2 µm2

I. Minimum DIFFUSION Area 1 µm2

- Lớp POLY1 (PO1):

(Unit: µm)

A. Minimum POLY1 Width for Interconnect 0.8

B. Minimum POLY1 To POLY1 Space or Notch 1.1

C. Minimum POLY1 To Unrelated DIFFUSION Space 1.5

D. Minimum DIFFUSION Overhang of POLY1 2.0

135

- Lớp POLY2 (PO2):

(Unit: µm)

A. Minimum POLY2 Width for NMOS 0.6

B. Minimum POLY2 Width for PMOS 0.7

C. Minimum POLY2 Width for Interconnect 0.6

D. Minimum POLY2 To POLY2 Spacing 0.6

E. Minimum POLY2 Overhang of DIFFUSION (End Cap) 0.7

F. Minimum POLY2 On Field To DIFFUSION Space 0.2

G. Minimum DIFFUSION Overhang of POLY2 Gate 0.6

H. Minimum POLY2 Width for Analog N/PMOS 1.5

I. Minimum POLY1 Enclosure of POLY2 0.8

J. Minimum POLY2 To POLY1 Space 0.8

K. Maximum POLY2 Capacitor Area

100*100 µm2

L. Maximum POLY2 Area on DIFFUSION

100*100 µm2

136

- Lớp NPLUS (N+):

(Unit: µm)

A. Minimum N+ Implant Enclosure of N+ DIFFUSION 0.7

B. Minimum N+ Implant To Other DIFFUSION Space 0.7

C. Minimum N+ Implant To N+ Implant Space 0.7

D. Minimum N+ Implant To POLY1 Space (for HR POLY1) 0.8

E. Minimum N+ Implant Width (for MOS) 0.8

137

- Lớp PPLUS (P+):

(Unit: µm)

A. Minimum P+ Implant Enclosure of P+ DIFFUSION 0.7

B. Minimum P+ Implant To Other DIFFUSION Space 0.7

C. Minimum P+ Implant To P+ Implant Space 0.8

D. Minimum P+ Implant To POLY1 Space (for HR POLY1) 0.8

E. Minimum P+ Implant Width (for MOS) 1.0

138

- Lớp CONTACT (CONT):

(Unit: µm)

A. CONTACT size for Exact size 0.6*0.6

0.6

B. Minimum CONTACT To CONTACT Space for CONTACT 0.6*0.6 µm2

0.4

C. Minimum DIFFUSION Enclosure of CONTACT for CONTACT 0.6*0.6 µm2

D. Minimum DIFFUSION CONTACT To POLY1/POLY2 Space 0.5

E. Minimum POLY1/POLY2 CONTACT To DIFFUSION Space 0.6

F. Minimum POLY1/POLY2 Enclosure of CONTACT 0.4

G. Minimum POLY1 CONTACT To POLY2 Spacing 0.6

Note: Maximum Current Density is 1.5mA/CONTACT (0.6*0.6 µm2)

139

140

- Lớp METAL1 (ME1O):

(Unit: µm)

0.8 A. Minimum METAL1 Width

B. Minimum METAL1 To METAL1 Spacing

1.4 a. METAL1 Width Equal Or Larger Than 10 µm

0.7 b. METAL1 Width Smaller Than 10 µm

C. Minimum METAL1 Enclosure of CONTACT

0.4 a. CONTACT Size Is 0.6*0.6 µm2

0.6 b. CONTACT Size Larger Than 0.6*0.6 µm2

1.0 c. METAL1 Width is Larger Than 10 µm

Note: Maximum Current Density Is 0.8mA/µm

141

- Lớp MVIA1 (VI1):

(Unit: µm)

A. a. Minimum MVIA1 Size

0.7*0.7 µm2

b. Maximum MVIA1 Size

2.0*2.0 µm2

B. Minimum MVIA1 To MVIA1 Space 0.6

C. Minimum MVIA1 Enclosure of MVIA1

0.4 a. MVIA1 Size Is 0.7*0.7 µm2

0.6 b. MVIA1 Larger Than 0.7*0.7 µm2

1.0 c. METAL1 Width is Larger Than 10 µm

D. Minimum MVIA1 To CONTACT Spacing 0

E. Minimum and Maximum MVIA1 Size when both length and width of METAL1 are larger than 50 µm 2.0*2.0 µm2

Note: Maximum Current Density Is 1.5mA/MVIA1

142

- Lớp METAL2 (ME2O)

(Unit: µm)

0.9 A. Minimum METAL2 Width

B. Minimum METAL2 To METAL2 Spacing

0.8 a. METAL2 Width Smaller Than 10 µm

1.4 b. METAL2 Width Equal Or Larger Than 10 µm

C. Minimum METAL2 Enclosure of MVIA

0.4 a. MVIA1 Size Equal To 0.7*0.7 µm2

0.6 b. MVIA1 Size Larger Than 0.7*0.7 µm2

1.0 c. METAL2 Width is Equal or Larger Than 10 µm

Note: Maximum Current Density Is 1.5mA/µm

143

- Lớp PAD_WINDOW (PAD)

(Unit: µm)

A. Minimum PAD_WINDOW Size 90*90 µm2

B. Minimum PAD_WINDOW To PAD_WINDOW Space (*1,*2)

25 a. PAD Pitch is 115 µm

50 b. PAD Pitch is 140 µm

C. Minimum PAD_WINDOW To MVIA Space 6.0 (Typical)

D. Minimum PAD METAL Enclosure of PAD_WINDOW

a. Without MVIA 5.0

b. With MVIA 10

E. Minimum PAD METAL Enclosure of MVIA1 2.0

F. Minimum MVIA Size on PAD METAL

2.0*2.0 µm2

G. Minimum PAD METAL To Unrelated METAL (*1) Space 10

144

(WELL, DIFFUSION, POLY, METAL) (Typical)

H. Minimum PAD METAL To scribe line edge Space 20

I. Minimum MVIA To MVIA Space on PAD METAL 2.0

J. If PAD Ptich is 115 µm:

PAD METAL To PAD METAL Space 15

K. Minimum METAL1 region To PAD_WINDOW edge Space 1

20 L. Minimum PAD METAL Width at junction of interconnect line and PAD METAL

Note: *1: The Pad Pitch Size depends on the assembly house

*2: Only using top layer Metal as Pad Metal which connect to circuit through MVIA with 2*2 µm2 size, and METAL1 underneath PAD_WINDOW is not allowed.

- Lớp HR và các lớp liên quan:

(Unit: µm)

* About POLY1:

2.0 A. Minịmum HR POLY1 width

145

50 B. Minịmum HR POLY1 length

* About HR layer:

C. Minimum HR Layer Enclosure of HR POLY1 7.0

D. Minimum HR Layer To Unrelated POLY1 Spacing 0.5

* About N+:

E. Minimum N+ Layer Overhang of HR POLY1 Pick-up 0.5

Note: 1. This layer is applied to define the High Resistance POLY1 Region

2. HR is defined by N-dopant

146

Phụ lục D. SƠ ĐỒ MẠCH ĐIỆN VÀ LAYOUT CỦA CÁC CỔNG LOGIC

D1. Sơ đồ mạch điện và sơ đồ layout của cổng đảo (Inverter hay NOT gate)

Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo

Hình D1-2 Sơ đồ layout của cổng đảo

147

D2. Sơ đồ mạch điện và sơ đồ layout của cổng và đảo (NAND gate)

Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào

Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào

148

Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào

Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào

149

D3. Sơ đồ mạch điện và sơ đồ layout của cổng cộng đảo (NOR gate)

Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào

Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào

150

Trong quá trình thiết kế mạch DAC, các mạch điện đều được mô phỏng bằng chương trình mô phỏng HSPICE [5], một phiên bản thương mại của chương trình mô phỏng mạch SPICE [4]. Vì vậy trước khi trình bày nội dung các file mô phỏng mạch điện, phần này sẽ giới thiệu vắn tắt chương trình mô phỏng mạch SPICE và cấu trúc của file mô phỏng. SPICE (Simulation Program with Integrated Circuit Emphasis) là một chương trình mô phỏng mạch mục đích chung (general-purpose circuit-simulation program). Nó cung cấp một số loại phân tích mạch như là phân tích DC phi tuyến (nonlinear DC analysis), phân tích transient phi tuyến (nonlinear transient analysis) và phân tích AC tuyến tính (linear AC analysis). Các mạch điện có thể chứa điện trở, tụ điện, cuộn cảm, cuộn cảm tương hỗ (mutual inductor), nguồn dòng và nguồn áp độc lập (independent voltage and current source), đường truyền (transmission line), và các thiết bị bán dẫn như điốt (diode), transistor lưỡng cực (bipolar junction transistor, BJT), các transistor hiệu ứng trường như JFET (Junction Field Effect Transistor), MOSFET (Metal-Oxide- Semiconductor Field Effect Transistor) và MESFET (Metal-Semiconductor FET). Phần phân tích DC của chương trình mô phỏng sẽ tính toán điểm phân cực (bias point) trong đó các tụ được hở mạch hay không kết nối (unconnected) và các cuộn cảm được ngắn mạch (short-circuited). SPICE sử dụng phương pháp lặp để giải các phương trình mạng phi tuyến (nonlinear network equation) của mạch điện, tính phi tuyến chủ yếu là do đặc tính dòng-áp (I-V) phi tuyến của các thiết bị bán dẫn gây ra. Chế độ phân tích AC tính toán giá trị phức (complex value) của các điện áp nút (node voltage) của mạch điện tuyến tính như là một hàm của tần số của một tín hiệu sin được cấp vào đầu vào. Đối với các mạch điện phi tuyến (mạch điện chứa phần tử phi tuyến như điốt, transistor,…), loại phân tích này yêu cầu giả định tín hiệu nhỏ (small-signal assumption), nghĩa là biên độ của nguồn kích thích (excitation source) được cho là nhỏ, so sánh được với điện áp nhiệt (thermal voltage, Vth = kT/q = 25,8mV ở 27oC). Chỉ với sự giả định này, mạch điện phi tuyến có thể thay thế bằng mạch tuyến tính tương đương quanh điểm phân cực một chiều. Chế độ phân tích transient tính dạng sóng điện áp tại mỗi nút của mạch như một hàm của thời gian. Đây là một phân tích tín hiệu lớn (biên độ tín hiệu vào không bị hạn chế). Vì thế đặc tính phi tuyến của các thiết bị bán dẫn được tính đến trong loại phân tích mạch này. Trước khi chạy chương trình SPICE để mô phỏng, người sử dụng phải tạo ra một file văn bản (sử dụng kí tự theo mã ASCII) chứa hai loại thông tin: thông tin miêu tả mạch điện và các yêu cầu phân tích (analysis request). File này được gọi là file đầu vào SPICE (SPICE input file) (ở đây ta gọi là file mô phỏng). Nó luôn bắt đầu bằng một dòng tiêu đề (title statement) và kết thúc bằng dòng .END. Cấu trúc chung của file đầu vào SPICE là như sau:

Phụ lục E. NỘI DUNG CÁC FILE MÔ PHỎNG

151

Dòng tiêu đề (title statement) * Các dòng nhận xét (comment statement) Các dòng miêu tả các phần tử của mạch điện (element statements) Các dòng toàn cục (global statement) Các dòng điều khiển (control statement) .END (dòng kết thúc, end statement)

Sau đây ta xem xét một ví dụ file mô phỏng cho mạch logic_in của DAC, mục đích của file mô phỏng này là tìm điện áp ngưỡng logic của mạch logic_in.

Logic_in circuit simulation * Purpose: Find logic threshold voltages of Logic_in cicruit

.option cshunt=5e-14 .option gshunt=5e-14 .option method=gear

.lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt

.include "E:\ch_proj\dw\logic_in.NET"

V_V V G pwl(0 0 1u 3) V_G G 0 0

V_IN IN G pwl(0 0 1m 3 2m 0)

.temp 25 .tran 1u 2m

* PROBE OUTPUTs: .probe v(in) v(out)

.END

Giải thích nội dung file mô phỏng:

- Dòng đầu tiên " Logic_in circuit simulation " chính là dòng tiêu đề, nội dung dòng tiêu đề thường chứa tên mạch điện được mô phỏng. Ở đây là mạch Logic_in.

- Dòng tiếp theo "* Purpose: Find logic threshold voltages of Logic_in cicruit" là một dòng nhận xét (comment statement), nó bắt đầu bằng kí tự *

- Ba dòng tiếp theo bắt đầu bằng .option là các lệnh thiết lập các giá trị option của chương trình SPICE, các option này giúp chương trình mô phỏng tránh gặp vấn đề không hội tụ (nonconvergence) khi chạy mô phỏng.

- Dòng tiếp theo bắt đầu với .lib [5] là lệnh nạp file thư viện (library file). File thư viện chứa các dòng mô tả mô hình (model) của các phần tử của mạch (như

152

transistor MOS, điện trở mạch tích hợp, tụ điện mạch tích hợp, …). Những thông tin này do nhà máy sản xuất bán dẫn cung cấp.

** Subcircuits section **

.SUBCKT AINV V G A Z XM1 Z A V V MP L=0.7 W=2.7 M=1 GEO=1 XM2 Z A G G MN L=0.6 W=1.4 M=1 GEO=1 .ENDS AINV

** Top level circuit **

X1 V G SIG3985 OUT AINV X2 V G OUT SIG4014 AINV XM1 SIG3962 IN G G MNI L=0.6 W=12 M=1 GEO=1 XM2 SIG3985 IN SIG3962 G MNI L=0.6 W=60 M=1 GEO=1 XM3 V SIG3985 SIG3962 G MNI L=0.6 W=2 M=1 GEO=1 XM4 SIG3985 IN SIG3983 V MP L=0.7 W=20 M=1 GEO=1 XM5 SIG3983 IN V V MP L=0.7 W=4 M=1 GEO=1 XM6 G SIG3985 SIG3983 V MP L=0.7 W=2 M=1 GEO=1

- Dòng tiếp theo bắt đầu bằng .include, đây là lệnh nạp file mô tả mạch của mạch điện cần mô phỏng. Trong ví dụ này là file "logic_in.NET". File này được tạo bởi chương trình vẽ mạch điện DesignWork. Nội dung của file này như sau:

- Ba dòng tiếp theo là ba mô tả phần tử (element statement) nguồn áp đặt vào mạch. - Dòng tiếp theo là dòng toàn cục (global statement) .temp, dòng này cho phép thiết lập nhiệt độ mạch được mô phỏng, trong ví dụ này là 25oC. - Dòng tiếp theo là một dòng điều khiển (control statement) chỉ định loại phân

tích sử dụng cho mô phỏng là phân tích transient.

- Tiếp theo là một dòng nhận xét - Dòng tiếp theo là dòng điều khiển .probe, dòng điều khiển này được sử dụng để chỉ định những kết quả mô phỏng cần được lưu trữ ở file kết quả mô phỏng. Trong ví dụ này đó là điện áp của nút in và nút out của mạch logic_in - Cuối cùng là dòng kết thúc .END

Sau đây là nội dung một số file mô phỏng khác được sử dụng trong quá trình thiết kế mạch DAC:

- Nội dung file mô phỏng đặc tính chuyển mạch của mạch logic_in:

************ logic_in circuit simulation ************ *Purpose: Simulation switching characteristic of logic_in circuit .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt

153

.lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\schmitt.NET" V_V V G pwl(0 0 1u 3) V_G G 0 0 V_IN IN G pwl(0 0 2u 0 2.001u 3 3u 3 3.001u 0) .temp 25 .tran 1n 4u * PROBE OUTPUTs: .probe v(in) v(out) .END

- Nội dung file mô phỏng hoạt động của DFF1:

************ DFF1 simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\DFF1.NET" .param vdd=3.6 V_V V G pwl(0 0 10n vdd) V_G G 0 0 V_D D G pulse(vdd 0 0 10n 10n 4u 8u) V_CLK CLK G pulse(vdd 0 0 10n 10n 16u 32u) $'Tclk=4Td .temp 25 .tran 0.1u 64u * SEE OUTPUT (default HSPICE save all voltage of nodes in top circuit) * So don't need use .probe statement here .END

- Nội dung file mô phỏng hoạt động của DFF2:

************ DFF2 simulation ************ .option cshunt=5e-14

154

.option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\DFF.NET" .param vdd=3.6 V_V V G pwl(0 0 10n vdd) V_G G 0 0 V_D D G pulse(vdd 0 0 10n 10n 4u 8u) V_CLK CLK G pulse(vdd 0 0 10n 10n 16u 32u) $'Tclk=4Td V_nCLR nCLR G pwl(0 0 64u 0 64.01u vdd) .temp 25 .tran 0.1u 128u * SEE OUTPUT .END

- Nội dung file mô phỏng hoạt động của khối Logic Control:

************ Control Logic simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\for_sim\control_logic_sim.NET" .param vdd=3.6 V_V V G pwl(0 0 10n vdd) V_G G 0 0 V_WR WR G pulse(vdd 0 0 10n 10n 4u 8u) V_nCLR nCLR G pulse(vdd 0 0 10n 10n 16u 32u) $'Tclk=4Td V_CS CS G pwl(0 0 64u 0 64.01u vdd) .temp 25 .tran 0.1u 128u

155

* SEE OUTPUT: .END

- Nội dung file mô phỏng hoạt động của bộ lập mã Thermometer:

************ Thermometer encoder simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\thermometer_encoder_sim.NET" .param vdd=5 V_V V G pwl(0 0 1u vdd) V_G G 0 0 V_b0 b0 G pulse(vdd 0 0 10n 10n 5u 10u) V_b1 b1G pulse(vdd 0 0 10n 10n 10u 20u) V_b2 b2 G pulse(vdd 0 0 10n 10n 20u 40u) V_b3 b3 G pulse(vdd 0 0 10n 10n 40u 80u) .temp 25 .tran 0.1u 80u * SEE OUTPUT: .END

- Nội dung file mô phỏng sự phụ thuộc của dòng IQ theo điện áp nguồn của

khối tạo dòng phân cực: ************I BIAS circuit simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt

156

.include "E:\ch_proj\dw\for_sim\ibias_sim.NET" V_V V G 0 V_G G 0 0 V_ON ON V 0 .temp 25 .DC V_V 0 5 1m * PROBE OUTPUTs: *Display drain current of all MOS .probe i1(x1.xm*.m1) .END

- Nội dung file mô phỏng vòng hở của mạch tạo điện áp phân cực:

************ VBIAS circuit simulation ************ * Purpose: Phase margin of VBIAS circuit .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\for_sim\VBIAS_sim.NET" V_V V G 3 V_G G 0 0 V_ON ON V 0 V_VREF VREF G 1 I_IPU2U V IPU2U 2u R_AC FBI FB 0 ac=1g R_DC FBI TNT 1g ac=0 VTEST TNT G 0 ac=1 .temp 25 .AC DEC 30 1 1000meg * PROBE OUTPUTs: .probe vdb(fbi) vdb(fb) vp(fb) .END

- Nội dung file mô phỏng vòng hở của mạch OAMP:

157

************ OAMP circuit simulation ************ * Purpose: Phase margin of OAMP .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\for_sim\OAMP_openloop_sim.NET" V_VA VA G 5.5 V_G G 0 0 V_GA GA G 0 V_nPDIN nPDIN VA 0 V_REFIN REFIN G 2.5 $'worst case for phase margin I_IPD10U IPD10U G 10U *Vout=VREF I_SRC VA N 159.2u $' current from current sources, n=128--> Vout=VREF C_OUT OUT G 100p RAC NI N 0 ac=1g RDC NI TNT 1g ac=0 VTEST TNT G 0 ac=1 .temp 25 .OP $ to check operating point .AC DEC 20 1m 50meg * PROBE OUTPUTs: .option probe $ to limit output .probe vdb(NI) vdb(N) vp(N) .END

- Nội dung file mô phỏng điện áp ra tương tự theo từ mã số của chip DAC ở

VDD=3,3V,VREF=VDD/2: ************ DAC top simulation ************ *NOTE: .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear

158

.option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=3.3 V_VDD VDD G pwl(0 0 1u 3.3) V_REFIN REFIN G pwl(0 0 1u 1.65) V_nPD nPD G pwl(0 0 5u 0 5.1u VSUP) V_nWR nWR G pulse(VSUP 0 101u 10n 10n 1u 20u) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR VDD 0 V_nCS nCS G 0 V_D0 D0 G pulse(VSUP 0 100u 10n 10n 20u 40u) V_D1 D1 G pulse(VSUP 0 100u 10n 10n 40u 80u) V_D2 D2 G pulse(VSUP 0 100u 10n 10n 80u 160u) V_D3 D3 G pulse(VSUP 0 100u 10n 10n 160u 320u) V_D4 D4 G pulse(VSUP 0 100u 10n 10n 320u 640u) V_D5 D5 G pulse(VSUP 0 100u 10n 10n 640u 1.28m) V_D6 D6 G pulse(VSUP 0 100u 10n 10n 1.28m 2.56m) V_D7 D7 G pulse(VSUP 0 100u 10n 10n 2.56m 5.12m) C_OUT OUT G 100p R_OUT OUT G 10k .temp 25 .tran 0.01u 5.4m * PROBE OUTPUTs: .END

- Nội dung file mô phỏng thời gian thiết lập của điện áp ra tương tự của chip

DAC ở VDD = 2,7V: ************ DAC top simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt

159

.include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=2.7 VREF=1.35 V_VDD VDD G pwl(0 0 1u VSUP) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR G pwl(0 0 5u 0 5.1u VSUP) V_nCS nCS G 0 V_nWR nWR G pwl(0 0 1u VSUP 50u VSUP 50.1u 0 55u 0 55.1u VSUP) V_nPD nPD VDD 0 V_D0 D0 VDD 0 V_D1 D1 VDD 0 V_D2 D2 VDD 0 V_D3 D3 VDD 0 V_D4 D4 VDD 0 V_D5 D5 VDD 0 V_D6 D6 VDD 0 V_D7 D7 VDD 0 V_REFIN REFIN G pwl(0 0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k .temp 25 .tran 0.1u 200u * PROBE OUTPUTs: .alter $ change temperature to -40oC .temp -40 .alter $ change temperature to 105oC .temp 105 .END

- Nội dung file mô phỏng ảnh hưởng của điện áp nguồn đến điện áp ra tương

tự của chip DAC ở VDD = 3,3V: ************ DAC top simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2

160

.lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" BIP_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .lib "\WORK\MODELS\U06_REV4.LIB" DIO .include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=3.3 VREF=1.65 V_VDD VDD G pwl(0 0 1u 2.97 50u 2.97 50.1u 3.63 80u 3.63 80.1u 3.3) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR G pwl(0 0 5u 0 5.1u VSUP) V_nCS nCS G 0 V_nWR nWR G pwl(0 0 1u VSUP 10u VSUP 10.1u 0 15u 0 15.1u VSUP) V_nPD nPD VDD 0 *Vout=VREF V_D0 D0 G 0 V_D1 D1 G 0 V_D2 D2 G 0 V_D3 D3 G 0 V_D4 D4 G 0 V_D5 D5 G 0 V_D6 D6 G 0 V_D7 D7 VDD 0 V_REFIN REFIN G pwl(0 0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k .temp 25 .tran 0.01u 100u * PROBE OUTPUTs: .END

- Nội dung file mô phỏng dòng tiêu thụ của chip DAC ở VDD = 3,3V:

************ DAC top simulation ************ .option cshunt=5e-14 .option gshunt=5e-14

161

.option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" BIP_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .lib "\WORK\MODELS\U06_REV4.LIB" DIO .include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=3.3 VREF=1.65 V_VDD VDD G pwl(0 0 1u VSUP) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR VDD 0 V_nCS nCS G 0 V_nWR nWR G pwl(0 0 1u VSUP 10u VSUP 10.1u 0 15u 0 15.1u VSUP) V_nPD nPD G pwl(0 0 5u 0 5.1u VSUP) V_D0 D0 G 0 V_D1 D1 G 0 V_D2 D2 G 0 V_D3 D3 G 0 V_D4 D4 G 0 V_D5 D5 G 0 V_D6 D6 G 0 V_D7 D7 VDD 0 V_REFIN REFIN G pwl(0 0 1u VREF) C_OUT OUT G 100p .temp 25 .tran 0.1u 50u * PROBE OUTPUTs: .probe i(V_VDD) .alter $2 .temp -40 .alter $3 .temp 105 .END

162

- Nội dung file mô phỏng chế độ power-down của chip DAC:

************ DAC top simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=5.5 VREF=2.75 V_VDD VDD G pwl(0 0 1u VSUP) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR VDD 0 V_nCS nCS G 0 V_nWR nWR G pwl(0 0 1u VSUP 10u VSUP 10.1u 0 15u 0 15.1u VSUP) V_nPD nPD G 0 $shutdown condition V_D0 D0 G 0 V_D1 D1 G 0 V_D2 D2 G 0 V_D3 D3 G 0 V_D4 D4 G 0 V_D5 D5 G 0 V_D6 D6 G 0 V_D7 D7 VDD 0 V_REFIN REFIN G pwl(0 0 1u VREF) C_OUT OUT G 100p .temp 25 .tran 0.1u 50u * PROBE OUTPUTs: .probe i(V_VDD) .alter $2 .temp 105 .END

- Nội dung file mô phỏng chip DAC thoát khỏi chế độ power-down:

163

************ DAC top simulation ************ .option cshunt=5e-14 .option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\dac8bits_pinout.NET" .param VSUP=5.5 VREF=2.75 V_VDD VDD G pwl(0 0 1u VSUP) V_G G 0 0 V_GA GA G 0 V_GD GD G 0 V_nCLR nCLR VDD 0 V_nCS nCS G 0 V_nWR nWR G pwl(0 0 1u VSUP 10u VSUP 10.1u 0 15u 0 15.1u VSUP) V_nPD nPD G pwl(0 0 50u 0 50.1u VSUP) $shutdown condition V_D0 D0 G 0 V_D1 D1 G 0 V_D2 D2 G 0 V_D3 D3 G 0 V_D4 D4 G 0 V_D5 D5 G 0 V_D6 D6 G 0 V_D7 D7 VDD 0 V_REFIN REFIN G pwl(0 0 1u VREF) C_OUT OUT G 100p R_OUT OUT G 10k .temp 25 .tran 0.01u 100u * PROBE OUTPUTs: .probe i(V_VDD) .END

- Nội dung file mô phỏng đặc tính định thời của DAC:

************ DAC top simulation ************ *NOTE: .option cshunt=5e-14

164

.option gshunt=5e-14 .option method=gear .option post=2 .lib "\WORK\MODELS\U06_REV4.LIB" MOS_tt .lib "\WORK\MODELS\U06_REV4.LIB" RES_tt .lib "\WORK\MODELS\U06_REV4.LIB" CAP_tt .include "E:\ch_proj\dw\for_sim\dac8bits_digitalpart_sim_2.NET" .param vdd=2.7 V_VV VV G pwl(0 0 1n vdd) V_G G 0 0 V_GD GD G 0 V_D0 D0 G pwl(0 0 10n 0 10.1n vdd) V_D1 D1 G 0 V_D2 D2 G 0 V_D3 D3 G 0 V_D4 D4 G 0 V_D5 D5 G 0 V_D6 D6 G 0 V_D7 D7 G 0 V_nPD nPD G 0 V_nCS nCS G 0 V_nWR nWR G pulse(vdd 0 0 0.1n 0.1n 1u 2u) V_nCLR nCLR G pwl(0 0 4u 0 4000.1n vdd 6u vdd 6000.1n 0) .temp 25 .tran 1n 8u * SEE OUTPUT: .END

LUẬN VĂN:THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ

NGUYỄN MẠNH PHƯƠNG

THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70

NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh

LỜI CAM ĐOAN

Nguyễn Mạnh Phương

MỤC LỤC

MỞ ĐẦU

1.2 Các thông số của bộ chuyển đổi số-tương tự

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau như trong hình vẽ 2.3-1

∑

2.4 Kiến trúc Steering dòng điện ( Current Steering)

∑

3.1 Các quy trình sản xuất bán dẫn MOS cơ bản

3.2 Transistor MOS

∫

∫

∫

4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling)

4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling)

5.1 Yêu cầu thiết kế

CÁC CHỈ ĐỊNH CỦA DAC (VDD=2,7V ÷ 5,5V;VREF=VDD/2; CLoad (CL)=100pF; RLoad (RL)=10kΩ, nhiệt độ -40 ÷ 105oC )

Thông số

Giá trị

Đơn vị

CÁC ĐẶC TÍNH ĐỊNH THỜI (VDD=+2,7V to +5,5V)

Ý nghĩa Chip Select to Write Setup Time Chip Select to Write Hold Time Write Pulse Width Data Setup Time Data Hold Time nCLR Pulse Width

Thông số Giá trị Đơn vị 0 (min) 0 (min) 20 (min) 15 (min) 5 (min) 20 (min)

Chú thích: typ: Giá trị điển hình (typical) min: Giá trị nhỏ nhất (minimum) max: Giá trị lớn nhất (maximum) FSR: Điện áp toàn thang (Full Scale Range)

5.2 Sơ đồ khối chức năng

VOUT

D7 D0

nCS nWR nCLR

REFIN

5.3 Thiết kế chi tiết của các khối Trong quá trình thiết kế, tác giả sử dụng các phần mềm sau:

d1

d2

d3

d4

d5

d6

d8

d7

d10

d9

d12

d11

d13

9 5

1 1 1

1 1 4

Thông số

Giá trị

Đơn vị

Thông số t1 t2 t3 t4 t5 t6

Tài liệu liên quan

Có thể bạn quan tâm

Tài liêu mới

AI tóm tắt

Giới thiệu tài liệu

Đối tượng sử dụng

Từ khoá chính

Nội dung tóm tắt

Giới thiệu

Về chúng tôi

Việc làm

Quảng cáo

Liên hệ

Chính sách

Thoả thuận sử dụng

Chính sách bảo mật

Chính sách hoàn tiền

DMCA

Hỗ trợ

Hướng dẫn sử dụng

Đăng ký tài khoản VIP

093 303 0098

support@tailieu.vn