ố t k logic s
ế ế Thi (VLSI design)
ố
ộ
B môn KT Xung, s , VXL quangkien82@gmail.com https://sites.google.com/site/bmvixuly/thietkelogicso 08/2012
ụ
ộ
M c đích & n i dung
ố ỡ ừ
ứ
ố
ạ
t k v m t logic (ch c năng) các kh i vi m ch s c v a
ế ế ề ặ 1.Thi ỡ ớ và c l n (LSI, VLSI)
o Đúng chức năng
o Có khả năng hiện thực hóa bằng vi mạch thật
(Synthesizeable)
ể ệ
Ứ
ụ
ự
ệ
2. ng d ng công ngh FPGA đ hi n th c hóa các thi
ế ế t k .
o Cách thức hiện thực hóa thiết kế trên FPGA – phần mềm tự
động thiết kế.
o Cách thức tổ chức phần cứng cho FPGA để có thể đưa
quangkien82@gmail.com
ươ ứ ố ạ Ch ề ng I: Ki n th c chung v vi m ch s
2/25
ế thiết kế vào ứng dụng thực tiễn.
ế ế
ạ
ố
Bài toán thi
t k vi m ch s
• Simple digital circuit (SSI, MSI)
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
3/25
ế ế
ạ
ố
Bài toán thi
t k vi m ch s
• Digital embedded system
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
4/25
ế ế
ạ
ố
Bài toán thi
t k vi m ch s
ứ
ế
ộ
ợ
ỷ
• M c đ tích h p: LSI, VLSI , SoC (vài ngàn đ n hàng t
transitor).
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
5/25
ế ế
ạ
ố
Bài toán thi
t k vi m ch s
ệ
ề
ệ • Đi u ki n làm vi c
Worst case (Temperature, EMF, pressure…)
Realtime computing
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
6/25
ế ế
ạ
ố
Bài toán thi
t k vi m ch s
ể
ả
ế ệ • Kh năng tính toán: (Mflops –> Tflops), ASIC có th thay th h
ả
ữ
ứ
ụ
ế
máy tính trong gi
ụ ể i quy t nh ng bài toán ng d ng c th .
7/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
VLSI example: PU design
Y
I
INPUT ALIGNMENT
Σ
T B _ K C A P
FUNCTIONAL UNITS
I
B S A _ K C A P
R
K C A P
STRB_SB_OUT
N O T A R U T A S
2 g e R
k s a M
2 H S
FIFO
E D O M
DOUT
RDY_SB_IN
W_ALIGN
1 H S
MSB
K C A P N U
VECTOR TO MATRIX
SB_IN
I
4
RDY_SB_OUT
k s a M
1 g e R
MB_IN
1 X U M
Y R O M E M
T B _ K C A P N U
I
L L A T S
I
N G L A _ W _ L A V
E T A T S _ N G L A
STRB_MB_IN
CENTRAL CONTROL UNIT
STRB_SB_IN
T N
I
G E R _ Y D R
R D A _ L L A T S
INT
REG_CODE
REG_CON_9
RDY_ADR
ADDRESS GENERATOR
REG_CON_8
Address incrementor
PB_IN
ADR_OUT
STRB_ADR
ADR_OUT
REG_CON_1
RW
WE
REG_CON_0
ADDR_PARAMS
CONFIGURATION REGISTERS
ươ ứ ố ế ạ
8/25
quangkien82@gmail.com
Ch ề ng I: Ki n th c chung v vi m ch s
ộ
ọ
N i dung môn h c
ế
ắ ạ ừ ệ i t
ử ố Đi n T S )
ứ • Các ki n th c chung (nh c l • HDL & Automation Design ả • IC kh trình
Ch
ng
ươ I
ỹ
ả
ố
ơ
ế
ế
ộ
ị
Các kh i MSI, SSI đ n gi n đã bi
t trong ĐTS: c ng, d ch, thanh ghi, đ m FSM…
ữ • Ngôn ng VHDL • K năng TK:
Ch
ng
ươ II
ậ
ế ế ộ ố
ố t k m t s kh i LSI thông d ng
ỹ
ơ ồ ể ố
ố ự
ấ
ấ
ấ
ố
ụ Các kh i LSI, VLSI: CLA, nhân, chia s nguyên, s th c, có d u và không d u, Memory, c u
ả
ơ
Ch
ng
ậ ớ
• Các thu t toán và s đ đ thi • K năng TK: trúc CPU đ n gi n. ọ • Bài t p l n môn h c
ươ III
ệ
ằ
ươ
ế
ằ
ậ
ế ế ở t k
các ch
ng tr oc trên FPGA, l p trình giao ti p b ng VHDL cho các
Ch
ng
t k FPGA trên ISE t k h nhúng b ng FPGA ự ệ Hi n th c hóa thi ả
• Công ngh FPGA ế ế • Thi ế ế ệ • Thi ứ ỹ • K năng TK: ạ ị ơ ngo i v đ n gi n : UART, PS/2, I2C, SPI, VGA/LCD.
ươ IV
quangkien82@gmail.com
ươ ế ế ạ ố Ch ng IV: Thi t k m ch s trên FPGA
9/10
ệ
ả
Tài li u tham kh o
ế ế
• Giáo trình Thi ị
ằ
t k logic ố s Tr nh Quang Kiên, Lê Xuân B ng HVKTQS 12 2011
ỹ
ậ
ằ
• Lê Xuân B ng K thu t ọ
ậ
10/25
quangkien82@gmail.com
ứ ố ế ạ ươ ề ng I: Ki n th c chung v vi m ch s Ch
ố ậ s (T p 1) NXB Khoa h c ỹ k thu t – Năm 2008 ỗ
ậ
ỹ
ế • Đ Xuân Ti n K thu t
ử
ậ
Vi x lý và l p trình
Assembly –NXB Khoa h c ọ
ậ
ỹ
k thu t – Năm 2002
ễ
ế
• Nguy n Thúy Vân Thi
t
ố
ế
ạ
k logic m ch s NXB
ọ ỹ
ậ
Khoa h c k thu t Năm
2005
ễ
ế
• Nguy n Linh Giang Thi
t
ế ạ
ằ
k m ch b ng máy tính –
ọ ỹ
ậ
NXB Khoa h c k thu t
Năm 2005
• IEEE VHDL standard
reference 2002 – Năm 2002.
• Milos D. Ercegovac and
Tomas Lang Digital
Arithmetic San Francisco
Morgan Kaufmann
Publishers 2004
• Douglas L Perry VHDL
Programming by Example
4th Edition 2002
• INTERNET
•
• S. S. Limaye Digital Design with
VHDL – 2002
• Enoch O. Hwang Microprocessor
Design Principles and Practices
with VHDL 2004
• Mark Balch Complete digital design
2003
• Behrooz Parhami Computer
Arithmetic Algorithms and Hardware
Designs – Oxford University Press
2000
• Wakerly J.F Digital design
principles and practices 1999
• WaiKai Chen The VLSI
Handbook, 2nd Edition University
of Illinois 2007
• Uwe MeyerBaese Digital Signal
Processing with FPGA – Springer
2007
• Xilinx Spartan3 Generation FPGA
User Guide (ug331.pdf)
• Xilinx Spartan3E FPGA Family
Datasheet (ds312.pdf)
• MIPS Technology MIPS Instruction
Set Reference Vol I 2003
• Xilinx Spartan 3A/3AN Starter Kit
User Guide (ug334.pdf)
ươ
ở ầ
Ch
ng m đ u
ệ
ộ • N i dung
: Các khái ni m chung v vi m ch s . Các ố ệ
ế ế
ạ ệ
ề
ề ớ ạ t k vi m ch s . Gi
ố ả i thi u v các IC kh
công ngh thi ạ trình d ng SPLD.
ế
ự
ả
• Th i l
ờ ượ : 3 ti ng
t bài gi ng, không có th c hành.
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
11/25
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
Transitors
•
TTL (BJT)
• MOSFET
•
CMOS
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
12 12/25
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
ậ ộ
ạ
ợ
Phân lo i IC theo m t đ tích h p
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
13 13/25
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
Logic gates.
NOT gate (CMOS)
Timing parameters of NOT gate
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
14 14/25
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
Latch & Flipflops
Din
D
QSET
Tsetup Thold
CLK
CL R
Q
Tclk_q
Qout
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
15 15/25
ứ
ề
ế
ạ
ố
Ki n th c chung v vi m ch s
ổ ợ
ạ M ch t
h p
T1 = TNOT + TAND_4 + TNOR + TAND_3 + TOR_2 + TWire1 T2 = TNOT + TAND + TOR_4 + TAND_4 + T OR_4 + TWire2
16/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
ầ ự
ạ
M ch tu n t
(dãy) – RTL
D
QSET
D
QSET
Combinational logic3
Combinational logic1
Combinational logic2
C L R
Q
CLR
Q
Tskew
Td1
Tsa Tclk -q
Td2
Tsb
Tclk -q
Td3
Tclk_min = Tclkq + Td2 + Tsb + Tskew
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
17/25
ứ
ế
ề
ạ
ố
Ki n th c chung v vi m ch s
ươ
ả
ố
Các ph
ng pháp mô t
ạ vi m ch s
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
18/25
ươ
ở ầ
ề
ế
ạ
Ch
ứ ng m đ u: Ki n th c chung v vi m ch số
ố
ạ Các d ng TK s
19/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ươ
ớ
ệ
ả
Ch
ở ầ ng m đ u: Gi
i thi u các IC kh trình
a
b
c
Mảng OR lập trình được
T1
x
x
x
T2
x
x
T3
x
T4
x
x
T5
x
x
T6
x
x
T7
x
x
T8
x
x
Mảng AND cố định
x
y
z
w
PROM 1956
20/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ươ
ớ
ệ
ả
Ch
ở ầ ng m đ u: Gi
i thi u các IC kh trình
a
b
c
Mảng OR cố định
T1
x
x
x
x
T2
x
x
x
x
x
T3
x
x
x
T4
x
x
x
x
x
T5
x
x
x
x
Mảng AND lập trình được
PAL, GAL 1970
x macrocell
y macrocell
z macrocell
w macrocell
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
21/25
ớ
ệ
ả
Gi
i thi u các IC kh trình
Macrocell
2
3
QSET
D
Mux4
0
IO
EN B
CLR
Q
1
S0 S1
programmable
EN B
0
Mux2
1
22/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ớ
ệ
ả
Gi
i thi u các IC kh trình
a
b
c
Mảng OR lập trình được
PLA 1975
T1
x
x
x
x
x
x
T2
x
x
x
x
x
T3
x
x
x
T4
x
x
x
x
x
T5
x
x
x
x
Mảng AND lập trình được
macrocell x
macrocell y
macrocell z
macrocell w
23/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ớ
ệ
ả
Gi
i thi u các IC kh trình
CPLD (MAX5000, XC9500)
Logic block
Logic block
Logic block
Logic block
Programmable Interconnect matrix
Logic block
Logic block
Logic block
Logic block
24/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ớ
ệ
ả
Gi
i thi u các IC kh trình
FPGA – 1984 Xilinx
IO_PAD
IO_PAD
IO_PAD
…………………..
I
I
LOGIC BLOCK
LOGIC BLOCK
LOGIC BLOCK
…………………..
O _ P A D
O _ P A D
I
I
LOGIC BLOCK
LOGIC BLOCK
LOGIC BLOCK
…………………..
O _ P A D
O _ P A D
IP_COREs, RAM, ROM...
Interconnect wires
… … … … … …
… … … … … …
.
… … … … … …
.
I
I
LOGIC BLOCK
LOGIC BLOCK
LOGIC BLOCK
…………………..
O _ P A D
O _ P A D
…………………..
IO_PAD
IO_PAD
IO_PAD
25/25
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ệ
ắ
Tr c nghi m
ủ
ụ
ữ
ọ
ế ế t k
Câu 1: Nh ng m c đích chính c a môn h c “Thi logic s ”ố
ạ
ố ậ ộ
ạ ệ ố
ố ố
ứ
ệ
t k ch c năng cho các m ch s ợ t k các vi m ch tích h p m t đ cao ố ứ ạ t k các h th ng s ph c t p trên FPGA t k v m t ch c năng cho các kh i s và hi n
A. Thi B. Thi C. Thi D. Thi ự
ế ế ứ ế ế ế ế ế ế ề ặ ế ế
ệ
t k trên công ngh FPGA
th c hóa thi
26
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ệ
ắ
Tr c nghi m
ố
ạ
ầ ử
ơ ả ạ
logic c b n t o nên các m ch s là:
ổ
Câu 2: Ph n t A. Transitor ổ B. C ng logic ầ ử ớ nh và các c ng logic C. Ph n t ạ ổ ợ ạ D. M ch t h p và m ch dãy
27
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ệ
ắ
Tr c nghi m
m ch s b ng
ữ
ư
ng pháp mô t ươ
Câu 3: Lý do chính ph ngôn ng HDL u vi
ươ ệ ơ t h n các ph
ố ằ ả ạ ng pháp khác:
ổ ế
ng nh và ph bi n
ượ ố ố ớ
ữ ớ ữ
ạ ộ
ứ ạ
ỏ c nh ng kh i s l n và ph c t p, ho t đ ng
A. Thi B. Thi
ở ố ộ
ế ế ư t k l u tr v i dung l ế ế ượ t k đ t c đ cao. ễ ổ ứ
ế ế ứ ạ
ằ
C. D t
ch c và ki m tra v i nh ng thi
t k ph c t p b ng
ể ụ ỗ ợ
ế ế ự ộ
các công c h tr Thi
ữ đ ng (CAD Tools)
ớ t k t ớ ự ỗ ợ ủ
ễ ử ụ
ễ ọ
D. D h c và d s d ng v i s h tr c a máy vi tính
28
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
ệ
ắ
Tr c nghi m
ự
ả
ạ
Câu 4: Nguyên lý xây d ng PROM và các IC kh trình lo i SPLD là:
ậ ổ
ố ị
ậ ổ ậ ổ ậ ổ
ả ậ ổ ả
ậ ổ
ễ ướ ạ
ể
ọ ặ
A. Ma tr n c ng AND và ma tr n c ng OR kh trình ả B. Ma tr n c ng AND kh trình và ma tr n c ng OR c đ nh C. Ma tr n c ng AND và ma tr n c ng OR kh trình ẩ ắ ể ề i d ng chu n t c tuy n D. M i hàm logic đ u bi u di n d ẩ ắ ộ ho c chu n t c h i
29
quangkien82@gmail.com
ươ ứ ố ế ạ Ch ề ng I: Ki n th c chung v vi m ch s
