Bài giảng Kỹ thuật Vi xử lý: Chương 5 - Nguyễn Thị Quỳnh Hoa

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:56

Thêm vào BST

Báo xấu

15
lượt xem 5
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Kỹ thuật Vi xử lý: Chương 5 Tổ chức vào ra dữ liệu, cung cấp cho người học những kiến thức như: Sơ đồ chân tín hiệu; Một số mạch phụ trợ; Nối ghép với bộ nhớ; Nối ghép với thiết bị vào ra. Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Kỹ thuật Vi xử lý: Chương 5 - Nguyễn Thị Quỳnh Hoa

Chương 5 : TỔ CHỨC VÀO RA DỮ LIỆU • Sơ đồ chân tín hiệu • Một số mạch phụ trợ • Nối ghép với bộ nhớ • Nối ghép với thiết bị vào ra
RD[O]:Tín 4.1.Sơ đồ chân tín hiệu AD7 - AD0 [I/O] :chân dồn kênh cho tín hiệu phần thấp của bus địa hiệ u cho chỉ và dữ liệu (ALE=1 chân có tín phế p đọ c khi hiệ u địa chỉ) RD=0 cho A15-A8 [O]: Là các bit phà n cao phế p nhạ n dl của bus địa chỉ S4 S3 Chu kỳ hoạt động MN/MX[I]: chan điề u NMI[I]:Tín hiệ u yêu cà u 0 0 truy READY[I]:Tí cập dl đoạn khiể n hoạ t đo n ̣ mở rộng ng củ a ngá t khong chê được 0 1 truy hiê cập̣ u dl CPU bá thêo ođoạn chochế ngăn đọ xếp 1 0 truy CPU cập biế t tìnmã đoạn min/max h hoặc không trạ ng sã n sà ng 1 1 truy củ cập đoạn dl a cá c TBNV hoạ c củ a bọ nhớ RESET[I]:Tín INTR[I]:Tín hiệ u rêsêt lạ i hiệ u yêu A16/S38088– A19/S6 [O] :chan dò n cà u ngá t kênh củ a địa chỉ phà n cao củ a tín chê được. Vcc[I]:Cha GND[O]:2 n hiệ u trạ ng thá i. (ALE=1 chan là tín TEST[I]:CPU nguò cha n nnguò n sễ chờ hiệ CLK[I]:Tí u địa chỉ)n đế n khi TEST=0 hiệ u xung mơnó́ iithư vợ́ic0v hiệ n lệ nh đò ng hò tiế p thêo
Sơ đồ chân 8088/8086
Chế độ Min/Max • Ảnh hưởng tới các chân 24-31 • Chế độ Min: – Các chân 24-31 là các tín hiệu đk I/O và bộ nhớ – Các tín hiệu đk đều từ 8088/8086 • Chế độ Max: – Một số tín hiệu đk được tạo ra từ ngoài – Một số chân có thêm chức năng mới – Sử dụng bộ đồng xử lý toán 8087
Chế độ Min WR[O]: tác động ở mức thấp cho phépraghi ALE[O]:ngõ IO/M[O]:phân ITNA[O]:INTA=0 tácvào biệt động trạng báo bộ mức nhớ DT/R[O]: thái cho caohoặc CPU mạch đểbên xác truy thiết cài tínbịhiệu định cập ngoài chiều bộ DEN[O]:thông vào địa ra HOLD[I]:yêu chỉ haytrên truyền nhớ biết CPU dữ bus đãliệu vào báo cầu đa trên ra.Tác chấp trạng treo hệbus nhận thái CPU của CPU HLDA[O]:thông động yêu mức cầu thấptruyền đểngắt mạch báonhận ngoài trong thực yêu dữ cầuliệu hiện chu treo kỳ đaCPU trao xuấthợp đổibộvới đã nhớbộ nhớ được bằng cách truy nhập trực chấp nhận tiếp (DMA)
Chế độ Max RQ/GT0,RQ/GT1[O]: LOCK[O]: tác động mức Là các tín có thấp.Khi hiệu tínyêu hiệucầu này dùng bus của thì không bộ vxl có thiết bịkhác ngoài trong hệ thống nào được thâmhoặc nhập vào thông Bus củabáoCPUchấp nhận treo của CPU
4.2.Một số mạch phụ trợ • Mạch điều khiển bus 8288 • Mạch tạo xung nhịp 8284
Mạch điều khiển Bus 8288 U1 19 CLK[I]:nhận 7 xung nhịp từ hê CEN[I ]:cung đồngcấp bộ tín tạohiệu DEN 3 S0 và MRD để ̣ thống các 9 tín khiển hiệu điều ra các tín khiển của 8288 hiệu điều từ 8288 18 S1 MWT IOB[I]:chọn AEN[I]:sử 8 dụng các để chếkích độ bus hoạtkhác S2 AMW 13 độ Bus vào ra IOB=1:chế tín hiệu ngõ ra sau thời gian IOR MC/PD[O]:tín hiệu 150ns11 độ Bus hệ thống 2 IOB=0:chế trễ ngõ 15 ra CLK cấp tới IOW 12 cung DEN[O]: cho phép bộ Bus điều 1 CEN khiển ngắt dữ liệu hệ thống AIOW 14 INTA[O]:thông báo CPU chấp nhận hoạt IOB 6động yêu INTA cầu ngắt AEN 4 DT/R[O]:xác định chiều DT/R 16 truyền dl của bộ đệm DEN 17 Bus dữ liệu trong hệ MC/PD 5 thống ALE 8288
Mạch tạo xung nhịp 8284 U1 17 5 X1 READY 8 CLK 10 CLK[O]:fCLK=fx/3 X1,X2[I]:nối với tinh thể RESET PCLK[O]:f 16 PCLK=fx/6 thạch anh,xác định tần số X2 OSC[O]:f=fx 2 xung nhịp PCLK cung cấp cho toàn 4 6 RDY 1 hệ thống AEN1,AEN2[I]:chọn 12 chế độRDY1 RDY 2 ASYNC[I]:chọn F/C[I]: chọn OSC nguồn tín hiệu đồng 3 hoặc RES[I]:nhận RDY2 tín hiệu reset AEN1 bộ. chuẩn cho 8284 7 hệ RDY1,RDY2[I]: thống thông báo READY[O]:cung cấp từ tín hiệu 14 AEN2 RESET[O]:cung EFI[I]:lối vàosẵn trạng thái cho cấp xung sàng tín của bộ 1 EFI READY bộ dao độngtớibên CPU khi có RDY ngoài nhớ hiệu tác reset hoặc TBNV đã được đồng 15 CSY NC động bộ 13 ASY NC F/C 11 RES 8284
Chu kỳ đọc dữ liệu Chu kỳ ghi dữ liệu 4+NWAIT = TCY 4+NWAIT = TCY T1 T2 T3 Twait T4 T1 T2 T3 Twait T4 CLK ALE IO/M Add/ BHE BHE A19-16 S7-S3 A19-16 S7-S3 Status Add/ A15-0 D15-0 A15-0 DATA OUT D15-0 Data RD Ready Ready Ready WAIT WAIT DT/R DEN WR Memory Access time Hình 5.5: Giản đồ thời gian hoạt động của 8086
4.3.Nối ghép với bộ nhớ • Khá i niệ m bọ nhớ • Dung lượng bọ nhớ • Tỏ chức củ a bọ nhớ
Khái quát về bộ nhớ bán dẫn ➢ Khá i niệ m : bọ nhớ là cá c IC nhớ được gọ i là bọ nhớ bá n dã n hay bọ nhớ chính củ a hệ thó ng VXL. Bọ nhớ bá n dã n dù ng để lưu giữ mã lệ nh và dữ liệ u ➢ Só lượng chip nhớ : Só lượng bit mà chíp nhớ bá n dã n có thể dù ng để lưu dữ liệ u ➢ Tỏ chức bọ nhớ : Tỏ chức thêo cá c o nhớ trong vi mạ ch. _Só lượng bit trong mõ i o nhớ củ a chip luon bà ng só chan dữ liệ u củ a chip nhớ đó _Só o nhớ lạ i phụ thuọ c só chan địa chỉ và bà ng 2 luỹ thừa củ a só chân địa chỉ
Khái quát về bộ nhớ bán dẫn • VD1 :Mọ t chip nhớ có 12 chan địa chỉ và 4 chan dữ liệ u. Hã y xá c định: • (a) Tỏ chức bọ nhớ (b) Dung lượng
Khái quát về bộ nhớ bán dẫn • VD2 :Vi mạ ch nhớ 512 K có 8 chan dữ liệ u. Hãy xác định: • (a) Tỏ chức bọ nhớ • (b) Só chan địa chỉ
Phân loại bộ nhớ bán dẫn
Bảng 3-2. Một số ROM thông dụng Kiểu Ký hiệu Tốc độ (ns) Dung Tổ chức Số chân Vpp (V) lượng PROM 74S188 35 256 32x8 16 5 74S472 60 4K 512x8 20 5 74S573 60 4K 1Kx4 18 5 UV-EPROM 2716 450 16K 2Kx8 24 25 2716-1 350 16K 2Kx8 24 25 2716B 450 16K 2Kx8 24 12,5 2732A-45 450 32K 4Kx8 24 21 2732A-20 200 32K 4Kx8 24 21 27C32 450 32K 4Kx8 24 25 2764A-25 250 64K 8Kx8 28 12,5 27C64-15 150 64K 8Kx8 28 12,5 27128-20 200 128K 16Kx8 28 12,5 27C128-25 250 128K 16Kx8 28 12,5 27256-20 200 256K 32Kx8 28 12,5 27C256-20 200 256K 32Kx8 28 12,5 27512-25 250 512K 64Kx8 28 12,5 27C512-25 250 512K 64Kx8 28 12,5 27C010-12 120 1M 128x8 32 12,5 27C201-12 120 2M 256x8 32 12,5 27C401-12 120 4M 512x8 32 12,5 EEPROM 28C16A-25 250 16K 2Kx8 24 none 2864A 250 64K 8Kx8 28 none Flash ROM 28F256-20 200 256K 32Kx8 32 12 28F256-15 150 256K 32Kx8 32 12 28F010-20 200 1M 128Kx8 32 12 28F020-15 150 2M 256Kx8 32 12
Khái quát về bộ nhớ bán dẫn • VD3 :Cho chip ROM 27128, dựa và o bả ng 3-2, hã y tìm só chan dữ liệ u và só chan địa chỉ
Bảng 4-3. Một số chip RAM thông dụng Ký hiệu Tốc độ (ns) Dung lượng Tổ chức Số chân Kiểu RAM 6116-1 100 16K 2Kx8 24 6116LP-70* 70 16K 2Kx8 24 SRAM 6264-10 100 64K 8Kx8 28 62256LP-10* 100 256K 32Kx8 28 4116-20 200 16K 16Kx1 16 4116-15 150 16K 16Kx1 16 4116-12 120 16K 16Kx1 16 4416-12 120 64K 16Kx1 18 4416-15 150 64K 16Kx1 16 4164-15 150 64K 64Kx1 16 DRAM 41464-8 80 256K 64Kx1 18 41256-15 150 256K 256Kx1 16 41256-6 60 256K 256Kx1 16 414256-10 100 1M 256Kx4 20 511000P-8 80 1M 1Mx1 18 514100-7 70 4M 4Mx1 20 DS1220 100 16K 2Kx8 24 NV-SRAM DS1225 150 65K 8Kx8 28 DS1230 70 256K 32Kx8 28 (* LP- Dùng nguồn điện áp thấp)