Bài giảng Tổng hợp luân lý vi mạch

Chia sẻ: Tieppham Tieppham | Ngày: | Loại File: PDF | Số trang:10

Thêm vào BST

Báo xấu

86
lượt xem 7
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Tổng hợp luân lý vi mạch có nội dung giới thiệu đến các bạn một số vấn đề như sau: giới thiệu về thiết kế vi mạch, biến đổi từ các đặc tả ngôn ngữ HDL, quy trình tổng hợp, kiểm tra, kiểm thử các mạch 2 lớp và nhiều lớp. Tài liệu rất hữu ích với các bạn chuyên về điện - điện tử, mời các bạn tham khảo để học tốt hơn.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Tổng hợp luân lý vi mạch

dce dce 2008 2010 Giới thiệu • Môn học: Tổng hợp luận lý vi mạch – Mã số: – Số tín chỉ: 3 Tổng hợp luận lý vi mạch • Giảng viên: – Dr. Tran Ngoc Thinh BK • Email: tnthinh@cse.hcmut.edu.vn TP.HCM • Phone: 8647256 (5843) • Office: A3 building, • Office hours: Tuesdays, 9:30-11:00 2 dce dce 2010 Giới thiệu môn học 2010 Nội dung môn học • Nội dung: • Tổng quan về thiết kế luận lý vi mạch – Giới thiệu về thiết kế vi mạch – Biến đổi từ các đặc tả ngôn ngữ HDL • Mạch tổ hợp 2 mức – Nắm quy trình tổng hợp, kiểm tra, kiểm thử các mạch 2 • Tổng hợp mạch tổ hợp 2 mức lớp và nhiều lớp • Đối tượng: • Kiểm thử mạch tổ hợp 2 mức – Sinh viên cao học • Mạch tổ hợp nhiều mức – Sinh viên đại học năm 3-4 • Đánh giá • Tổng hợp mạch tổ hợp nhiều mức – Tiểu luận: 30% • Kiểm thử mạch tổ hợp nhiều mức – Trình bày: 30% – Kiểm tra cuối kỳ: 40% 3 4
dce dce 2010 Tài liệu tham khảo 2008 [1]. Logic Senthesis – Srinivas Devadas, Abhijit Ghosh, Kurt Keutzer [2]. Synthesis and Optimization of Digital Circuits – Giovanni De Micheli Chương 1: Giới thiệu tổng quan ¾Tổng quan BK TP.HCM ¾Mạch tổ hợp 2 mức ¾Mạch tổ hợp nhiều mức ¾Kiểm tra (verification) ¾Kiểm thử (testing) 5 dce dce 2010 Tổng quan 2010 Design of Integrated Circuits • Mạch số tích hợp System Level • Phương pháp thiết kế IC • Bố trí mức transistor Register Transfer Level Verification • Mức cổng Gate Level Design • Initial use of Logic Optimizaion Transistor Level • Emergence of Synthesis-Base Design Layout Level • A Logic Synthesis Design Methodology Mask Level 7
dce dce 2010 System Level 2010 RTL Level • Abstract algorithmic description of high-level behavior • Cycle accurate model – e.g. C-Programming language module module mark1; mark1; “close” to the hardware Port* compute_optimal_route_for_packet(Packet_t *packet, reg reg [31:0] reg [31:0] m[0:8192]; reg [12:0] m[0:8192]; [12:0] pc; pc; implementation Channel_t *channel) reg reg [31:0] reg [31:0] acc; acc; – Những kiểu dữ liệu bit- reg [15:0] [15:0] ir; vector và cách hoạt động { ir; static Queue_t *packet_queue; always always begin begin được trừu tượng hóa từ packet_queue = add_packet(packet_queue, packet); ... ir ir == m[pc]; m[pc]; hiện thực bit-level if if (ir[15:13] (ir[15:13] == == 3b’000) 3b’000) } pc pc == m[ir[12:0]]; m[ir[12:0]]; – Cấu trúc tuần tự (e.g. if - – abstract bởi vì nó không chứa bất cứ hiện thực chi tiết nào cho thời else if (ir[15:13]==3’b010) else if (ir[15:13]==3’b010) then - else, while loops) để gian hoặc data acc acc == -m[ir[12:0]]; -m[ir[12:0]]; – Hiệu quả để đạt được một mô hình thực thi rút gọn ở giai đoạn đầu ... ... ủng hộ mô hình dòng điều tiên của thiết kế end end khiển phức tạp. endmodule – Khó khăn để duy trì sự xuyên suốt dự án bởi vì không liên kết đến endmodule phần hiện thực dce dce 2010 Gate Level 2010 Transistor Level • Model on finite-state machine level • Model on CMOS transistor level – Những mô hình chức năng trong luận lý Boolean – Được dùng trong kiểm tra sự tương đương chức sử dụng registers và gates năng – Các mô hình delay khác nhau cho gates và wires – Hoặc phân tích chi tiết về timing 1ns 3ns 4ns 5ns
dce dce 2010 Layout Level 2010 Design of Integrated Systems • Transistors và wires được đặt như các - Design phases overlap to large degrees polygons trong các lớp khác nhau như - Parallel changes on multiple levels, multiple teams - Tight scheduling constraints for product diffusion, poly-silicon, metal, etc. Relative Effort Logic RTL Transistor System Project Time dce dce 2010 Design Challenges 2010 Design Challenges • Systems đang trở nên lớn hơn, thời gian thiết kế ngày càng phải rút ngắn • Quyết định về design point là rất khó – > 100 Mio gates càng phổ biến cho ASICs – performance / costs / time-to-market – > 0.4 Mio dòng của C-code để mô tả hành vi hệ thống – > 5 Mio dòng của RLT code – Quyết định phải được thực hiện 2-3 years trước khi hoàn thành thiết kế before design finished • Design teams rất lớn cho những projects lớn – Các thời điểm thiết kế rất khó đoán trước nếu không làm – Vài trăm người thật sự – Kỹ năng khác nhau – Làm việc đồng thời ở nhiều mức khác nhau – Xác định vòng đời sản phẩm – VIệc quản lý độ phức tạp và liên lạc thiết kế là rất khó khăn • Design tools đang ngày càng phúc tạp hơn nhưng vẫn chưa • Functional verification đáp ứng yêu cầu – Mô phỏng vẫn là công cụ chính cho kiểm tra chức năng – Thông thường người thiết kế phải chạy khoảng 50 tools cho mỗi nhưng không đủ bởi vì kích thước của không gian thiết kế component – tools có nhiều lỗi, interfaces chưa thân thiện etc. – Các lỗi trong released hardware thì rất đắt để khắc phục (khác với software)
dce dce 2010 Design Challenges 2010 Full Custom Design Flow • Tradeoffs cơ bản giữa các mức mô hình hóa khác • Application: những thiết kế hiệu suất cực cao nhau: – general-purpose processors, DSPs, graphic chips, internet – modeling detail and team size to maintain model routers, games processors etc. • high-level models có thể được kiểm soát bởi 1 hoặc 2 người • Target: thị trường lớn và lợi nhuận cao • detailed models cần được phân hoạch mà kết quả là sự khó khăn trong việc liên lạc giữa các khối – e.g. PC business – modeling accuracy versus modeling compactness • Complexity: rất cao và đòi hỏi lab hiện đại • compact models bỏ qua các chi tiết và đưa ra chỉ những ước – Đội ngũ lớn, đầu tư cao và rủi ro cũng cao lượng sơ khai cho hiện thực • detailed models thì kéo dài và khó khăn để thích nghi với những • Vai trò Logic Synthesis: thay đổi trong thiết kế – Hạn chế chỉ cho components không chuẩn hóa về hiệu – simulation speed versus hardware performance suất hoặc có thể thay đổi sau đó trong chu trình thiết kế • high-level models có thể mô phỏng nhanh nhưng không thể hiện • non-critical data paths logic và control logic thực hiệu quả với những phương tiện tự động – Một lượng lớn data-path components và fast control logic • low-level models có thể hiện thực nhanh chóng nhưng khó mô được thiết kế thủ công để tối ưu hiệu suất phỏng dce dce 2010 Full Custom Design Flow 2010 ASIC Design Flow • Application: thị trường IC thông dụng – peripheral chips in PCs, toys, handheld devices etc. Logic Synthesis ISA Specification Simulation • Target: thị trường trung bình và nhỏ, thời gian thiết RTL Spec Simulation kế hạn chế – e.g. consumer electronics Formal Gate Level Netlist Equivalence • Complexity of design: kiểu thiết kế chuẩn, đoán Checking Transistor Level Circuit Circuit Simulation trước được – standard flows, standard off-the-shelf tools Extract&Compare Layout • Vai trò Logic Synthesis: Manual or Design Rule Checker semi- semi-automatic – Được sử dụng tỉ lệ cao trong thiết kế ngoại trừ những khối Design đặc biệt như RAM’s, ROM’s, analog components
dce dce 2010 ASIC Design Flow 2010 What is Logic Synthesis? • Definition: To design a logic circuit such that it Logic Synthesis Informal Specification meets the specifications and can be RTL Spec Simulation economically manufactured: • Performance – đạt những yêu cầu về delay hoặc tối Formal thiểu delay. Gate Level Netlist Equivalence Checking • Cost – dùng hardware ít nhất, diện tích chip nhỏ nhất, Modifies Gate Level Netlist Static Timing Analysis số lượng gates hoặc transistors nhỏ nhất. Manual Changes Test Logic Insertion • Power – đạt các yêu cầu về power, tiêu thụ power ít to fix timing ASIC Foundry nhất. • Testablility – không có dư thừa logic và dễ kiểm tra. Fall 2008, Oct 24 . . . ELEC2200- ELEC2200-002 Lecture 6 22 dce dce 2010 What is Logic Synthesis? 2010 Quy trình thiết kế tổng hợp thông thường Behavioral Specification Technology Given: Finite- δ Finite-State Machine F(X,Y,Z, , λ) where: Library Mapping X λ Y X: Input alphabet Module δ Y: Output alphabet Behavioral Manual Generators Z: Set of internal states Synthesis Entry Optimized Logic λ : X x Z Z (next state function) Tools δ : X x Z Y (output function) Description D Test RTL Description Custom Generation Physical Layout Design Tools Translation Target: Circuit C(G, W) where: Tools G: set of circuit components g ∈ {Boolean gates, Unoptimized Logic Layout flip- flip-flops, etc} Description W: set of wires connecting G Logic Optimization Test Integrated Circuit 24
dce dce 2010 Mục tiêu của Synthesis 2010 Constraints on Synthesis • Minimize area • Given implementation style: – số lượng cell, register, etc. – Hiện thực hai mức (PLA, CAMs) • Minimize power – Hiện thực nhiều mức, FPGAs – Hoạt động chuyển mạch trong individual gates, deactivated circuit blocks, etc. • Maximize performance • Given performance requirements – Tối ưu clock frequency của synchronous systems, throughput của – Yêu cầu tối thiểu của clock speed asynchronous systems – Yêu cầu tối thiểu latency, throughput • Kết hợp các giải pháp trên – Kết hợp với những trọng số khác nhau • Given cell library – Công thức hóa như một vấn đề ràng buộc – Tập các cells trong cell library • “minimize area for a clock speed > 300MHz” – fan-out constraints (tối đa số gates được nối với gate • More global objectives khác) – feedback from layout • actual physical sizes, delays, placement and routing dce dce 2010 Brief History of Logic Synthesis 2010 Why learning about Logic Synthesis? • 1960s: first work on automatic test pattern generation used • Logic synthesis là hạt nhân của các CAD tools for Boolean reasoning – D-Algorithm ngày nay cho thiết kế IC và system. • 1978: Formal Equivalence checking introduced at IBM in – Bao gồm nhiều giải thuật sử dụng rộng rãi trong production for designing mainframe computers CAD tools – SAS tool based on the DBA algorithm – Cơ bản cho các kỹ thuật tối ưu khác, e.g. • 1979: IBM introduced logic synthesis for gate array based main frame designed embedded software – LSS, next generation is BooleDozer – Cơ bản cho các kỹ thuật kiểm tra chức năng • End 1986: Synopsys founded – first product “remapper” between standard cell libraries – later extended to full blown RTL synthesis • Phần lớn giải thuật là khó tính toán • 1990s other synthesis companies enter the marker – Ambit, Compass, Synplicity. Magma, Monterey, ...
dce dce 2010 Phương pháp thiết kế IC 2010 Mạch số tích hợp • Hai tham số ràng buộc quá trình thiết kế IC: • Integrated circuit – Chất lượng của mạch • Transistor-level – Thời gian đưa sản phẩm ra thị trường – Silicon compiler • Gate array và standard cell – Một tập các transitor và các kết nối được cấu hình trong một IC – Nor cell • Gate-level – Được sử dụng từ những năm 1970 29 30 dce dce 2010 Mạch tổ hợp 2 mức Two-Level AND-OR Implementation 2010 • Technology-independent circuit. • Có nhiều dạng mạch logic 2 mức: – Sum-of-Product (AND-OR) INPUTS AND OR – Product-of-Sum (OR-AND) C P1 – NOR-NOR F1 – NAND-NAND P2 – AND-XOR –… A P3 F2 B P4 D Fall 2008, Oct 24 . . . ELEC2200- ELEC2200-002 Lecture 6 32 31
dce dce 2010 NAND-NAND Implementation 2010 Mạch tổ hợp 2 mức INPUTS NAND NAND • Ưu điểm của mạch 2 mức C P1 – PLA và mạch logic 2 mức có thể hiện thực hiệu F1 quả các khối điều khiển logic. P2 – Việc tối ưu dạng Sum-of-Product thường được sử dụng trong giai đoạn đầu tiên của quá trình tổng A P3 hợp nhiều mức F2 B • Nhược điểm: – Nhiều hàm quy tắc có chung một dạng tối giản 2 D P4 mức – Có kích thước tăng theo cấp số nhân khi tăng số ngõ nhập Fall 2008, Oct 24 . . . ELEC2200- ELEC2200-002 Lecture 6 33 34 dce dce 2010 Mạch tổ hợp nhiều mức 2010 Kiểm tra • Thường được sử dụng nhiều hơn các mạch tổ hợp 2 mức • Kiểm tra tính chính xác của bản thiết kế • Nhanh hơn và nhỏ hơn so với việc hiện thực của mạch 2 – Được thực hiện bởi quá trình mô phỏng mức (simulating) hoặc kiểm tra hình thức (formal • Mạch tổ hợp nhiều mức thường được thể hiện ở dạng mạng nhiều mức của các cổng (multi-level networks of logic gate) methods) Cho phép tự do hơn trong việc thiết kế – Mô phỏng là một kỹ thuật thường dùng nhất của – Tối ưu diện tích quá trình kiểm tra – Delay – Thỏa mãn các ràng buộc (ví dụ: các yêu cầu về thời gian trên các • Kiểm tra tính consistency giữa đặc tả hành vi đường xuất nhập khác nhau) và đặc tả RTL • Nhược điểm – Khó mô hình hóa và tối ưu mạng nhiều mức (multi-level networks) 35 36
dce dce 2010 Kiểm thử 2010 Kiểm thử • Nguyên nhân: Quá trình sản xuất sản xuất • Quy trình: Sử dụng các mẫu kiểm thử và so phức tạp và không hoàn hảo sánh kết quả • Mục đích: • Các loại lỗi – Phát hiện lỗi của mạch – Lỗi vật lý (physical fault): – Phân loại chất lượng trước khi đưa vào thị trường • Lỗi tĩnh (static/logic fault) – Phát hiện những kiếm khuyết trong quá trình sản • Lỗi động (dynamic/parametric fault) xuất • Các loại kiểm thử: – Fault detection – Fault Diagnosis 37 38 dce dce 2010 Kiểm thử 2010 Tham khảo • Các mô hình lỗi (fault model): các mô hình • Chapter 1, Logic Senthesis – Srinivas được sử dụng trong quá trình sinh mẫu kiểm Devadas, Abhijit Ghosh, Kurt Keutzer thử: – Static fault model: single stuck-at, multiple stuck- at, bridging fault – Dynamic fault model: gate delay fault, transistor stuck-open fault, path delay fault – Comprehensive fault model: các mô hình có chỉ định vị trí của lỗi. • Debug lỗi mạch • Sửa (fix) lỗi quy trình sản xuất 39 40