Bài giảng VHDL_Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

á(cid:103)(cid:0)(cid:7)(cid:14)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)(cid:62)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)

1.1. (cid:34)(cid:65)(cid:157)(cid:65)(cid:0)](cid:65)(cid:147)(cid:0)(cid:77)(cid:144)(cid:0)(cid:35)

á(cid:103)(cid:0)(cid:7)(cid:14)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)(cid:62)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)

(cid:0)(cid:0)(cid:119)(cid:157)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)

(cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

(cid:52)è(cid:0)(cid:64)(cid:52)(cid:14)(cid:4)(cid:21)(cid:22)(cid:37)(cid:16)(cid:0)(cid:30)(cid:25)(cid:16)(cid:13)(cid:0)(cid:6)(cid:13)(cid:31) (cid:133)(cid:0)(cid:14)(cid:0) (cid:29)(cid:0)(cid:20)(cid:13)(cid:21)(cid:22)(cid:35)(cid:20)(cid:0)(cid:10)(cid:13)(cid:21)(cid:22)(cid:24)(cid:16)(cid:0)(cid:16)(cid:23)(cid:16)(cid:13) (cid:28)(cid:14)(cid:0)(cid:99)(cid:52)(cid:124)(cid:0)(cid:143)(cid:5) á•(cid:0)(cid:99)(cid:35)(cid:28)(cid:0)(cid:52)(cid:5)

(cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:35)(cid:0)(cid:63)(cid:0)(cid:130)](cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

1/9/2012 8:05:21 PM 1 1/9/2012 8:05:21 PM 2 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:104)(cid:63)(cid:0)(cid:97)(cid:52)ò(cid:0)(cid:140)(cid:0)(cid:5)

(cid:0)(cid:34)(cid:65)(cid:157)(cid:65)(cid:0)](cid:65)(cid:147)(cid:0)(cid:77)(cid:144)(cid:0)(cid:35)

(cid:97)(cid:35)(cid:0)(cid:67)(cid:0)(cid:63)(cid:0)(cid:63)(cid:168)(cid:0)(cid:0)(cid:131)(cid:0)](cid:133)(cid:0)(cid:165)(cid:63)(cid:0)](cid:0)(cid:0)(cid:130)](cid:0) ](cid:0)](cid:162)(cid:0)(cid:152)(cid:0)(cid:111)(cid:156)(cid:0)(cid:132)(cid:0)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:63)(cid:0)(cid:63)(cid:168)(cid:0)(cid:0)(cid:131)(cid:0) ](cid:133)(cid:0)(cid:165)(cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:65)(cid:145)(cid:0)(cid:96)(cid:63)(cid:0)](cid:0)](cid:119)(cid:118)(cid:63)(cid:0)](cid:0) (cid:35)(cid:45)(cid:0)(cid:0)(cid:35)(cid:65)(cid:63)](cid:0)(cid:45)(cid:0)(cid:63)(cid:0)(cid:65)(cid:65)(cid:6)(cid:0)(cid:164)(cid:0)(cid:156)(cid:0) (cid:152)(cid:0)](cid:63)(cid:0)(cid:170)(cid:0) (cid:97)(cid:65)(cid:0)](cid:134)(cid:0)-1987 (cid:97)(cid:65)(cid:0)](cid:134)(cid:0)-1987

(cid:97)](cid:0)(cid:63)(cid:0)(cid:156)(cid:63) - (cid:35)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)(cid:65)(cid:0)](cid:134)(cid:0)(cid:164)(cid:0) - ](cid:63)(cid:0)](cid:156)(cid:0)(cid:160)(cid:0)](cid:168)(cid:0)(cid:164)(cid:0)(cid:132)(cid:0)_í(cid:0)(cid:0) - ](cid:63)(cid:0)](cid:156)(cid:0)(cid:160)(cid:0)](cid:168)(cid:0)(cid:164)(cid:0)(cid:132)(cid:0)_í(cid:0)(cid:0) ](cid:0)](cid:0)(cid:154)(cid:0)](cid:165)(cid:0) - è(cid:119)(cid:162)(cid:0)](cid:155)(cid:0)(cid:162)(cid:0)(cid:164)(cid:0)](cid:65)(cid:144)(cid:0)](cid:0)(cid:131)(cid:0)(cid:132)(cid:0) ](cid:65)(cid:143)(cid:0)(cid:149)(cid:0)(cid:115)(cid:63)(cid:0)](cid:119)(cid:0)](cid:65)(cid:144)(cid:0)](cid:0)(cid:63)(cid:0)(cid:132)(cid:0) (cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:0)](cid:151)(cid:63)(cid:0)](cid:147)(cid:0)](cid:152)(cid:63)(cid:0)

(cid:97)(cid:119)(cid:157)(cid:0)_](cid:65)(cid:0)(cid:35)(cid:0)(cid:0)(cid:111)(cid:158)(cid:65)(cid:0)](cid:0)(cid:111)(cid:0)(cid:0)_](cid:0)](cid:65)(cid:144)(cid:0)(cid:63)(cid:0)(cid:63)(cid:168)(cid:0) (cid:0)(cid:131)(cid:0)](cid:133)(cid:0)(cid:165)(cid:63)(cid:35)(cid:6) -](cid:63)(cid:0)](cid:152)(cid:63)(cid:0)](cid:132) -(cid:63)(cid:0)(cid:0)(cid:111)(cid:140)(cid:0)(cid:119)(cid:63)(cid:0)(cid:63)(cid:137)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)](cid:65)(cid:143)(cid:0)(cid:149)(cid:0)(cid:164)(cid:0)](cid:0)(cid:63)(cid:0) (cid:132) -](cid:156)(cid:0)(cid:160)(cid:0)](cid:168)(cid:0)(cid:164)(cid:0)](cid:0)(cid:63)(cid:0)(cid:132)

1/9/2012 8:05:21 PM 3 1/9/2012 8:05:21 PM 4 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:104)(cid:63)(cid:0)(cid:97)(cid:52)ò(cid:0)(cid:140)(cid:0)(cid:1)(cid:62)(cid:52)(cid:120)(cid:2)(cid:5)

(cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)](cid:155)(cid:0)(cid:162)(cid:0)](cid:65)(cid:144)(cid:0)(cid:63)(cid:0)(cid:63)](cid:147)(cid:0)(cid:77)(cid:0)](cid:119)(cid:118)(cid:63)(cid:0) ](cid:0)](cid:65)(cid:143)(cid:0)_(cid:143) -(cid:35)(cid:0)](cid:0)](cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:138)(cid:63)(cid:0)](cid:65)(cid:144)(cid:0)](cid:119)(cid:118)(cid:63)(cid:0) ](cid:0)](cid:119)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:166)(cid:0)(cid:0)(cid:152)(cid:63)(cid:0)](cid:0)(cid:166)(cid:0)(cid:119)(cid:157)(cid:65)(cid:0) ](cid:0)](cid:119)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:166)(cid:0)(cid:0)(cid:152)(cid:63)(cid:0)](cid:0)(cid:166)(cid:0)(cid:119)(cid:157)(cid:65)(cid:0) (cid:67)(cid:0)(cid:169)(cid:0)(cid:77)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)(cid:0)(cid:139) -(cid:35)(cid:0)(cid:35)(cid:155)(cid:0)(cid:162)(cid:0)](cid:65)(cid:144)(cid:0)(cid:63)(cid:0)(cid:63)](cid:147) -(cid:35)(cid:0)(cid:0)_](cid:131)(cid:0)é(cid:63)(cid:0)](cid:163)(cid:0)(cid:77)(cid:163)(cid:0)(cid:152)(cid:0)](cid:65)(cid:144)(cid:0)(cid:163)(cid:0) (cid:111)](cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)_](cid:0)](cid:0)](cid:154)(cid:0)(cid:65)(cid:143)(cid:0)(cid:67)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0) IC- (cid:165)(cid:63)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:140)(cid:0)](cid:96)(cid:0)(cid:67)(cid:0)(cid:45)(cid:67)(cid:65)(cid:65)(cid:0) Specified).

(cid:97)è(cid:156)(cid:0)(cid:67)(cid:136)(cid:0)(cid:63)(cid:0)(cid:63)](cid:147) - (cid:35)(cid:0)(cid:0)(cid:111)(cid:156)(cid:0)(cid:67)(cid:136)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:63)(cid:0)(cid:63)](cid:147)(cid:0)](cid:143)(cid:0)(cid:130)(cid:0) ](cid:133)(cid:0)(cid:165)(cid:63) (cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)(cid:0)(cid:131)(cid:0)(cid:160)(cid:0)(cid:156)(cid:63) (cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)(cid:0)(cid:131)(cid:0)(cid:160)(cid:0)(cid:156)(cid:63) - (cid:35)(cid:0)](cid:0)](cid:0)(cid:0)(cid:131)(cid:0)](cid:130)(cid:0)(cid:111)(cid:156)(cid:63)(cid:0)(cid:164)(cid:0) ](cid:133)(cid:0)(cid:165)(cid:63)(cid:0)(cid:166)(cid:0)(cid:165)(cid:0)](cid:147)(cid:0)](cid:152)(cid:63)(cid:0)(cid:152)](cid:156)(cid:0)(cid:111)(cid:6)(cid:0) ](cid:0)(cid:111)(cid:143)(cid:0)(cid:0)(cid:165)(cid:0)(cid:154)(cid:63) -(cid:0)](cid:145)(cid:0)(cid:0)](cid:151)(cid:63)(cid:0)(cid:156)(cid:0)(cid:131)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0) (cid:0)(cid:63)(cid:153)(cid:0)(cid:131)(cid:0)(cid:0)](cid:147)(cid:0)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:0)(cid:131)(cid:0)](cid:65)(cid:0) (cid:65)(cid:143)(cid:0)

1/9/2012 8:05:21 PM 5 1/9/2012 8:05:21 PM 6 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:104)(cid:63)(cid:0)(cid:97)(cid:52)ò(cid:0)(cid:140)(cid:0)(cid:1)(cid:62)(cid:52)(cid:120)(cid:2)(cid:5)

á(cid:103)(cid:0)(cid:7)(cid:14)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)(cid:62)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)

(cid:0)(cid:34)(cid:65)(cid:157)(cid:65)(cid:0)](cid:65)(cid:147)(cid:0)(cid:77)(cid:144)(cid:0)(cid:35) 1.2. (cid:0)(cid:119)(cid:157)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143) (cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167) (cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167) (cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:35)(cid:0)(cid:63)(cid:0)(cid:130)](cid:0)

(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

(cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)(cid:0)(cid:111)(cid:154)(cid:65)(cid:0)_(cid:143)(cid:0)(cid:131) - (cid:35)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)(cid:65)(cid:0)](cid:134)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:132)(cid:0)](cid:136)(cid:0)(cid:0)(cid:156)(cid:0) (cid:0)]](cid:0)(cid:35)(cid:0)(cid:0)](cid:145)(cid:0)](cid:130)(cid:0)(cid:0)(cid:150)(cid:65)(cid:0)(cid:156)(cid:0)(cid:0)](cid:151)(cid:63)(cid:0) (cid:111)(cid:0)(cid:165)(cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:65)(cid:0)](cid:134)(cid:0)(cid:35) (cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)](cid:155)(cid:0)(cid:162)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:165)(cid:0)(cid:67)(cid:157)(cid:0)(cid:77)(cid:0)_](cid:131)(cid:0)é(cid:63) (cid:97)](cid:131)(cid:0)é(cid:63)(cid:0)](cid:155)(cid:0)(cid:162)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:165)(cid:0)(cid:67)(cid:157)(cid:0)(cid:77)(cid:0)_](cid:131)(cid:0)é(cid:63) (cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143) -(cid:0)(cid:63)(cid:0)(cid:63)(cid:168)(cid:0)(cid:67)(cid:136)(cid:0)](cid:0)(cid:136)(cid:0)(cid:0)(cid:0)(cid:35)(cid:0)(cid:0)](cid:145)(cid:0) (cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:156)(cid:0)](cid:147)(cid:0)](cid:152)(cid:63)(cid:0)(cid:67)(cid:157)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:169)(cid:0) ](cid:0)(cid:63)(cid:65)(cid:0)(cid:164)(cid:0)(cid:156)(cid:0)](cid:0)](cid:65)(cid:144)(cid:0)(cid:63)(cid:119)(cid:158)(cid:65) (cid:0)(cid:63)(cid:0)(cid:35)(cid:0)(cid:0)](cid:65)(cid:144)(cid:0)](cid:0)é(cid:63)(cid:0)](cid:155)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)(cid:131)(cid:0) (cid:67)(cid:110)(cid:0)](cid:167)(cid:0)(cid:63)](cid:65)(cid:147)(cid:0)(cid:77)(cid:0)](cid:65)(cid:0)(cid:142)(cid:0)](cid:65)(cid:143)(cid:0) (cid:35)(cid:0)(cid:115)(cid:63)(cid:0)](cid:0)](cid:0)(cid:96)(cid:63)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:0)](cid:133)(cid:0)(cid:111)(cid:0)

1/9/2012 8:05:21 PM 7 1/9/2012 8:05:21 PM 8 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

á(cid:103)(cid:0)(cid:7)(cid:14)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)(cid:62)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)

(cid:0)(cid:0)(cid:119)(cid:157)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)

(cid:45)(cid:65)(cid:143)(cid:0)(cid:0)(cid:35) (Register Transfer Level)

(cid:0)(cid:34)(cid:65)(cid:157)(cid:65)(cid:0)](cid:65)(cid:147)(cid:0)(cid:77)(cid:144)(cid:0)(cid:35) (cid:0)(cid:0)(cid:119)(cid:157)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143) (cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167) (cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167) (cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:35)(cid:0)(cid:63)(cid:0)(cid:130)](cid:0)

(cid:45)(cid:0)(cid:154)(cid:63)(cid:0)](cid:162) (cid:45)(cid:0)(cid:154)(cid:63)(cid:0)](cid:162) -(cid:65)(cid:0)(cid:149)](cid:0)(cid:0)(cid:35)(cid:0)]](cid:0)(cid:67)(cid:65) -(cid:152)(cid:65)(cid:0)(cid:119)(cid:0)(cid:67)(cid:65)(cid:77)(cid:144)(cid:0)(cid:152)(cid:0)(cid:111)(cid:156)(cid:0)(cid:65)(cid:147)(cid:0)](cid:6) (cid:0)](cid:151)(cid:63)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)

(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

(cid:45)(cid:0)(cid:143)(cid:0)](cid:155)(cid:0)(cid:77)(cid:0)(cid:0)(cid:152)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)](cid:133)(cid:0) (cid:144)(cid:0)(cid:130)(cid:0)(cid:0)](cid:0)](cid:65)(cid:0)(cid:34)(cid:0)](cid:140)(cid:0) (cid:0)(cid:140)(cid:0)(cid:130)(cid:0)](cid:0)(cid:45)

(cid:0)(cid:0)(cid:63)(cid:0)(cid:163)(cid:0)](cid:65)(cid:143)(cid:0)_(cid:143)(cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

1/9/2012 8:05:21 PM 9 1/9/2012 8:05:21 PM 10 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

á(cid:103)(cid:0)(cid:7)(cid:14)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)(cid:62)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)

(cid:65)(cid:67)(cid:65)(cid:104)(cid:0)(cid:45) (cid:67)(cid:104)(cid:0)(cid:0) (cid:99)(cid:99)(cid:99)(cid:99)(cid:99) (cid:99)(cid:99)(cid:99)(cid:99)(cid:99)

á(cid:0)(cid:62)(cid:99)(cid:52)(cid:0)(cid:101)(cid:0)(cid:104)

(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

h t t p : / / w w w . x i l i n x . c o m / s u p p o r t / d o w n l o a d / i n d e x . h t m

http://www.xilinx.com/webpack/index.htm .

1/9/2012 8:05:21 PM 11 1/9/2012 8:05:21 PM 12 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:35)(cid:0)(cid:63)(cid:0) (cid:130)](cid:0)(cid:111)(cid:65)(cid:147)(cid:0)(cid:167)

(cid:0)(cid:156)(cid:0)(cid:156)(cid:63)(cid:0)(cid:111)(cid:164)

H a r d w a r e D e s c r i p t i o n L a n g u a g e

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:130)](cid:0)(cid:111)(cid:65)(cid:147)

(cid:131)(cid:63)(cid:0)](cid:0)(cid:67)(cid:110)

1/9/2012 8:05:21 PM 13 1/9/2012 8:05:21 PM 14 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:0)(cid:0)(cid:111)(cid:118)(cid:0)(cid:77)(cid:149)(cid:0)(cid:118)(cid:0)(cid:131)(cid:0)(cid:164)(cid:0)(cid:35)

I B R A R Y :

(cid:8)(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:97)(cid:103)(cid:0)(cid:64)ú(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:140)(cid:0) (cid:8)(cid:5)(cid:8)(cid:5)(cid:0)(cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:1)(cid:52)(cid:45)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2) (cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:0)(cid:0)(cid:130)(cid:0)(cid:45)(cid:0)(cid:115)(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:61)(cid:63) - (cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:27)(cid:34)(cid:19)(cid:34)(cid:1)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:2)(cid:14)(cid:0)(cid:130)(cid:0)(cid:0)(cid:61)(cid:67)(cid:0)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0) (cid:62)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:120)(cid:1)(cid:14)(cid:0)(cid:27)(cid:4)(cid:0)(cid:35)(cid:4)(cid:0)(cid:34)(cid:28)(cid:2)(cid:5) - (cid:27)(cid:1)(cid:62)(cid:145)(cid:0)(cid:62)ò(cid:2)(cid:14)(cid:0)(cid:62)è(cid:0)(cid:67)(cid:0)(cid:131)(cid:0)(cid:64)(cid:0)(cid:0)(cid:140)(cid:0)é(cid:0)(cid:97)(cid:52)(cid:124)(cid:1)(cid:131)(cid:0)(cid:62)è(cid:0)é(cid:0) (cid:97)(cid:52)(cid:124)(cid:0)(cid:62)(cid:131)(cid:0)(cid:63)(cid:67)(cid:62)(cid:2)(cid:5) - (cid:19)(cid:34)(cid:27)(cid:34)(cid:1)(cid:52)(cid:120)(cid:0)(cid:62)(cid:2)(cid:14)(cid:0)(cid:0)(cid:62)è(cid:0)(cid:52)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:45)(cid:0)(cid:62)(cid:0)(cid:140)(cid:0)é(cid:0)(cid:97)(cid:52)(cid:124)(cid:5) - (cid:19)(cid:34)(cid:27)(cid:34)(cid:1)(cid:52)(cid:120)(cid:0)(cid:62)(cid:2)(cid:14)(cid:0)(cid:0)(cid:62)è(cid:0)(cid:52)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:45)(cid:0)(cid:62)(cid:0)(cid:140)(cid:0)é(cid:0)(cid:97)(cid:52)(cid:124)(cid:5) L - í(cid:0)(cid:137)(cid:0)(cid:67)(cid:0)(cid:97)é(cid:0)(cid:124)(cid:0)(cid:62)á•(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:5) - (cid:0)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)é(cid:52)(cid:0)(cid:67)(cid:0)(cid:97)é(cid:0)(cid:0)(cid:124)(cid:0)(cid:64)(cid:0)(cid:52)(cid:0)(cid:61)(cid:119)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0)(cid:67)(cid:0)(cid:141)(cid:0)(cid:139)(cid:0)(cid:67)(cid:5) - (cid:0)(cid:124)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:120)(cid:0)(cid:62)(cid:0)(cid:63)(cid:0)é(cid:0)(cid:140)(cid:0)(cid:27)(cid:4)(cid:0)(cid:34)(cid:35)(cid:35)(cid:0)_(cid:0) (cid:0)(cid:64)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:97)(cid:118)(cid:62)(cid:0)(cid:45)(cid:0)(cid:62)(cid:0)(cid:140)(cid:0)(cid:19)(cid:28)(cid:19)(cid:5)

1/9/2012 8:05:21 PM 15 1/9/2012 8:05:21 PM 16 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:0)(cid:0)(cid:111)(cid:118)(cid:0)(cid:77)(cid:149)(cid:0)(cid:118)(cid:0)(cid:131)(cid:0)(cid:164)(cid:0) (cid:35)(cid:65)(cid:143)(cid:6)

(cid:8)(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:97)(cid:103)(cid:0)(cid:64)ú(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:140)(cid:0) (cid:8)(cid:5)(cid:8)(cid:5)(cid:0)(cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:1)(cid:52)(cid:45)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2) (cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:0)](cid:65)(cid:0)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:65)(cid:143)(cid:6)

(cid:0)](cid:65)(cid:0)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:65)(cid:6)

(cid:97)(cid:95)(cid:0)]

(cid:3)- ](cid:119)(cid:77)(cid:65)(cid:147)std (cid:77)work ](cid:119)(cid:158)(cid:63)(cid:67)(cid:140)(cid:111)(cid:149)](cid:77)](cid:143)_](cid:63)(cid:133)khai ](cid:95)(cid:63)](cid:148)](cid:119)(cid:77)(cid:65)(cid:147)ieee (cid:67)(cid:133)](cid:131)(cid:65)(cid:111)(cid:119)(cid:162)(cid:77)(cid:65)(cid:143)(cid:94)ra.

LIBRARY library_name; USE library_name.package_name.package_parts;

(cid:97)](cid:119)(cid:158)(cid:63)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)

1/9/2012 8:05:21 PM 17 1/9/2012 8:05:21 PM 18 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:3)- (cid:45)(cid:167) (cid:163)(cid:63) ](cid:119) (cid:77)(cid:65)(cid:147) IEEE khi (cid:96)(cid:63) _(cid:65)(cid:145) (cid:168) (cid:67)(cid:65)(cid:147) STD_LOGIC, STD_ULOGIC(cid:99). (cid:0)(cid:64)(cid:52)à(cid:0)(cid:52)(cid:0)(cid:119)(cid:45)(cid:0)(cid:52)(cid:104)(cid:63)(cid:0)(cid:52)(cid:0)(cid:0)(cid:61)(cid:45)(cid:63)(cid:0)

(cid:3) std_logic_1164(cid:0)(cid:111)(cid:149)](cid:0)(cid:94)(cid:0)(cid:45)(cid:34)(cid:0)(cid:111)(cid:0)(cid:165)

LIBRARY ieee; USE ieee.std_logic_1164.all

(cid:3) std_logic_arith(cid:0)(cid:111)(cid:149)](cid:0)(cid:94)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:45)(cid:34)(cid:0)(cid:77)(cid:0)(cid:45)(cid:34)(cid:0)(cid:0)(cid:63)(cid:65)(cid:131)(cid:65)(cid:0) ](cid:136)(cid:0)(cid:67)(cid:65)(cid:0)(cid:0)(cid:77)(cid:0)(cid:0)](cid:0)(cid:0)(cid:167)(cid:0)(cid:0)(cid:115)(cid:63)(cid:0)](cid:165)(cid:0)](cid:65)(cid:144)(cid:0)](cid:0)](cid:145)(cid:0)(cid:111)(cid:154)(cid:65)(cid:0)(cid:168)(cid:0) (cid:67)(cid:65)(cid:147)(cid:0)(cid:0)](cid:0)](cid:0)(cid:156)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:145)(cid:0)(cid:111)(cid:154)(cid:65)(cid:0)]](cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)_](cid:0)

LIBRARY std; USE std.standard.all;

- std_logic_signed(cid:0)](cid:165)(cid:0)(cid:0)](cid:0)](cid:0)](cid:0)(cid:67)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0) (cid:45)(cid:34)(cid:0)(cid:111)(cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)](cid:148)(cid:0)_](cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:67)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:45)(cid:34)

LIBRARY work; USE work.all;

- std_logic_unsigned(cid:0)](cid:165)(cid:0)(cid:0)](cid:0)](cid:0)](cid:0)(cid:67)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0) (cid:45)(cid:34)(cid:0)(cid:111)(cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)](cid:148)(cid:0)_](cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:67)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:45)(cid:34)

1/9/2012 8:05:21 PM 19 1/9/2012 8:05:21 PM 20 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5)

(cid:95)(cid:0)](cid:0)

ENTITY entity_name IS PORT (

port_name : signal_mode signal_type; port_name : signal_mode signal_type;

...); ...); END entity_name;

(cid:8)(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:97)(cid:103)(cid:0)(cid:64)ú(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:140)(cid:0) (cid:8)(cid:5)(cid:8)(cid:5)(cid:0)(cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:1)(cid:52)(cid:45)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2) (cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:63)(cid:0)(cid:111) - Singnal Mode: IN, OUT, INOUT, BUFFER. - (cid:45)(cid:65)(cid:63)(cid:67)(cid:0)(cid:0)(cid:0)(cid:45)(cid:34)(cid:0)(cid:34)(cid:99) - Entity_name: (cid:77)(cid:0)í(cid:0)(cid:62)Y(cid:0)(cid:64)ê(cid:52)(cid:0)(cid:62)(cid:120)(cid:0)(cid:45).

1/9/2012 8:05:21 PM 21 1/9/2012 8:05:21 PM 22 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:52)(cid:0)(cid:139)(cid:0)(cid:14)

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:0)(cid:0)(cid:65)(cid:132)(cid:0)(cid:65)ê

ENTITY nand_gate IS

PORT (a, b : IN BIT;

ó(cid:0) ó(cid:0)

x : OUT BIT); x : OUT BIT);

END nand_gate;

(cid:8)(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:97)(cid:103)(cid:0)(cid:64)ú(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:140)(cid:0) (cid:8)(cid:5)(cid:8)(cid:5)(cid:0)(cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:1)(cid:52)(cid:45)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2) (cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:0)é(cid:0)(cid:93)(cid:122)(cid:0)(cid:65)(cid:0)(cid:115)_ (cid:64)(cid:0)(cid:59)(cid:52))

1/9/2012 8:05:21 PM 23 1/9/2012 8:05:21 PM 24 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2)

á(cid:103)(cid:0)(cid:8)(cid:14)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:0)(cid:124)

(cid:97)(cid:155)(cid:65)(cid:0)](cid:169)(cid:0)](cid:145)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:65)(cid:0)_(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)](cid:132)(cid:0)(cid:156)(cid:0)_(cid:65)(cid:143)(cid:0)(cid:95)

(cid:97)(cid:95)(cid:0)] ARCHITECTURE architecture_name OF entity_name IS

[-- _](cid:65)(cid:0)(cid:0)(cid:0)](cid:65)(cid:147) BEGIN BEGIN

(code)

END architecture_name;

(cid:8)(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:97)(cid:103)(cid:0)(cid:64)ú(cid:0)(cid:103)(cid:0)(cid:45)è(cid:0)(cid:140)(cid:0) (cid:8)(cid:5)(cid:8)(cid:5)(cid:0)(cid:28)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)á(cid:0)(cid:64)(cid:52)(cid:124)(cid:1)(cid:52)(cid:45)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:9)(cid:5)(cid:0)(cid:145)(cid:0)(cid:62)ò(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5) (cid:8)(cid:5)(cid:10)(cid:5)(cid:0)(cid:28)(cid:52)(cid:120)(cid:0)(cid:62)(cid:1)(cid:19)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2) (cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:97)(cid:0)(cid:154)(cid:63)(cid:0)(cid:0) ARCHITECTURE my_arch OF nand_gate IS BEGIN

x <= a NAND b;

END my_arch;

1/9/2012 8:05:21 PM 25 1/9/2012 8:05:21 PM 26 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)(cid:0)

(cid:143)(cid:0)(cid:131)(cid:0)(cid:0)](cid:151)(cid:63)(cid:6)(cid:0)

--------------------------------------- LIBRARY ieee; USE ieee.std_logic_1164.all; --------------------------------------- ENTITY dff IS

PORT ( d, clk, rst: IN STD_LOGIC;

q: OUT STD_LOGIC);

END dff; --------------------------------------- --------------------------------------- ARCHITECTURE behavior OF dff IS BEGIN

PROCESS (rst, clk) BEGIN

IF (rst='1') THEN

q <= '0';

ELSIF (clk'EVENT AND clk='1') THEN

q <= d;

(cid:97)(cid:0)(cid:132)(cid:0)](cid:0)(cid:119)(cid:158)(cid:0)(cid:119)(cid:118)(cid:63)(cid:0)(cid:0)(cid:0)](cid:65)(cid:147) (cid:45)(cid:0)](cid:0)(cid:169)(cid:0)(cid:165)(cid:0) -(cid:143)(cid:0)(cid:45)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)](cid:0)(cid:0)(cid:103)(cid:104) -(cid:63)(cid:119)(cid:162)(cid:0)(cid:67)(cid:130)(cid:65) (cid:8)(cid:0)(cid:143)(cid:0)(cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:67)(cid:0)(cid:0)](cid:0)(cid:0) (cid:8)(cid:0)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)](cid:0)](cid:147)(cid:0)(cid:63)(cid:65)(cid:168)(cid:0)(cid:63)(cid:0)(cid:130)(cid:63)(cid:0)](cid:65)

END IF; END PROCESS;

1 2 3 4 5 6 7 8 9 9 10 11 12 13 14 15 16 17 18 19 20 21

END behavior; ---------------------------------------

V D 1 : D F F

1/9/2012 8:05:21 PM 27 1/9/2012 8:05:21 PM 28 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

: (cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:154)(cid:63)(cid:0)(cid:0)

V D 2

(cid:143)(cid:0)(cid:131)(cid:0)(cid:0)](cid:151)(cid:63)(cid:6)

ENTITY example IS

PORT ( a, b, clk: IN STD_LOGIC;

q: OUT STD_LOGIC);

END example; --------------------------------------- ARCHITECTURE example OF example IS ARCHITECTURE example OF example IS SIGNAL temp : STD_LOGIC; BEGIN temp <= a NAND b; PROCESS (clk) BEGIN

IF (clk'EVENT AND clk='1') THEN q<=temp; END IF; END PROCESS; END example;

1/9/2012 8:05:21 PM 29 1/9/2012 8:05:21 PM 30 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

1/9/2012 8:05:21 PM 31 1/9/2012 8:05:21 PM 32 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:118)(cid:45)(cid:0)(cid:28)

(cid:97) (cid:35)(cid:0)(cid:63)(cid:0)(cid:132)

(cid:1)standard (cid:128) (cid:65)(cid:96) (cid:67)(cid:115) std: è(cid:149)] (cid:63)]ê _(cid:65)(cid:145) (cid:168) (cid:67)(cid:65)(cid:147) BIT, BOOLEAN, INTEGER (cid:77)REAL.

- (cid:156)(cid:0)(cid:152)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:118)(cid:0)(cid:160)(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)-

Scalar.

- ](cid:0)(cid:130)(cid:0)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:154)(cid:63)(cid:0)](cid:162)

(cid:1) std_logic_1164 (cid:128) (cid:65)(cid:96) (cid:67)(cid:115) ieee: è(cid:149)] (cid:63)]ê _(cid:65)(cid:145) (cid:168) (cid:67)(cid:65)(cid:147) STD_LOGIC (cid:77)STD_ULOGIC.

(cid:97) (cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63) (cid:97) (cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)

- (cid:0)_(cid:65)(cid:145)(cid:0)(cid:152)(cid:0)(cid:0)(cid:111)(cid:130)(cid:65)(cid:0)(cid:67)(cid:119)(cid:162)(cid:63)(cid:0)(cid:77)(cid:136)(cid:0)(cid:67)(cid:110)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)_

(cid:1)std_logic_arith (cid:128)(cid:65)(cid:96)(cid:67)(cid:115)ieee: è(cid:149)](cid:63)]êSIGNED (cid:77)UNSIGNED, (cid:156)(cid:63) ] ](cid:65)(cid:144) ] ](cid:145) (cid:111)(cid:154)(cid:65) (cid:168) (cid:67)(cid:65)(cid:147) (cid:77) (cid:163): conv_integer(p), conv_unsigned(p, b), conv_signed(p, b), (cid:67)conv_std_logic_vector(p, b).

- (cid:0)(cid:132)(cid:0)](cid:65)(cid:144)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:118)(cid:0)(cid:160)(cid:0)](cid:134)(cid:0)(cid:111)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:149)](cid:0)

(cid:63)]ê(cid:0)(cid:119)(cid:157)

(cid:97) (cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:154)(cid:63)(cid:0)](cid:162)

- (cid:65)(cid:145)(cid:0)(cid:131)(cid:63)(cid:6)

(cid:1)std_logic_signed (cid:67)std_logic_unsigned (cid:128)(cid:65)(cid:96) (cid:67)(cid:115)ieee: ](cid:165) ] cho ]](cid:150)(cid:111)(cid:156)(cid:63)(cid:77)(cid:157)(cid:65)(cid:168) (cid:67)(cid:65)(cid:147)STD_LOGIC_VECTOR (cid:111)(cid:119)(cid:162)](cid:169)](cid:65)(cid:147) khi _(cid:65)(cid:145)(cid:168)(cid:67)(cid:65)(cid:147)(cid:67)SIGNED ](cid:150)éUNSIGNED.

- (cid:65)(cid:145)(cid:0)(cid:131)(cid:0)(cid:63)](cid:65)(cid:6)

1/9/2012 8:05:21 PM 33 1/9/2012 8:05:21 PM 34 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:28)(cid:52)ò(cid:63)(cid:0)(cid:35)(cid:27)

(cid:14)(cid:0)(cid:28)(cid:52)ò(cid:63)(cid:0)(cid:0)(cid:77)(cid:0)(cid:0) (cid:0)(cid:165)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:103)(cid:104)(cid:0)(cid:104)(cid:104)(cid:6)(cid:0)

SIGNAL x: BIT;-- (cid:0)(cid:93)(cid:96)ú(cid:0)(cid:0)(cid:0)(cid:96)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)(cid:65)(cid:0)(cid:115)_(cid:0)(cid:64)(cid:119)(cid:0)ê_(cid:0)(cid:8)

SIGNAL y: BIT_VECTOR (3 DOWNTO 0); -- (cid:0)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)(cid:67)(cid:0)(cid:65)(cid:95)(cid:0)(cid:0)(cid:65)(cid:6)(cid:0)(cid:67)ô(cid:0)(cid:65)(cid:0)(cid:77)(cid:0)(cid:65)(cid:63)(cid:0)à(cid:65)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:118)(cid:0)(cid:0)(cid:35)(cid:8)

SIGNAL w: BIT_VECTOR (0 TO 7); SIGNAL w: BIT_VECTOR (0 TO 7); -- (cid:0)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)(cid:67)(cid:0)(cid:65)(cid:95)(cid:0)(cid:0)(cid:0)(cid:65)(cid:6)(cid:0)(cid:62)(cid:0)(cid:77)(cid:0)(cid:62)á(cid:0)à(cid:65)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:118)(cid:0)(cid:0)(cid:35) (cid:132)(cid:0)(cid:67)(cid:0)(cid:0)(cid:65)(cid:0)(cid:115)_(cid:0)(cid:125)(cid:0)(cid:65)(cid:63)(cid:77)(cid:6)(cid:0)(cid:0)(cid:62)(cid:62)(cid:0)(cid:0)(cid:64)_(cid:0)(cid:93)(cid:73)(cid:0)(cid:0)ú(cid:62)(cid:0)(cid:115)(cid:0) (cid:0)(cid:93)ê(cid:0)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)(cid:0)(cid:65)(cid:63)ì(cid:0)(cid:93)é(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)(cid:65)(cid:0)(cid:115)_(cid:6)(cid:0)(cid:65)(cid:0)(cid:65)(cid:130)(cid:0)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:64)(cid:130)(cid:0)(cid:52)ù(cid:4) (cid:0)(cid:0)(cid:103)(cid:104) (cid:0)(cid:0)(cid:101)(cid:102) (cid:0)(cid:0)(cid:101)(cid:102)

(cid:45)(cid:34)(cid:0)(cid:0)(cid:77)(cid:0)(cid:45)(cid:34)(cid:6)(cid:0) (cid:35)(cid:147)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:0)(cid:111)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:63)(cid:65)(cid:157)(cid:65)(cid:0)](cid:65)(cid:147)(cid:0) (cid:63)(cid:0)](cid:134)(cid:0)(cid:0) (cid:103)(cid:104)_](cid:63)(cid:0)(cid:0)(cid:111)(cid:149)](cid:0)(cid:0)(cid:137)(cid:0)(cid:156)(cid:6) (cid:103)(cid:104)(cid:165)(cid:0)](cid:132)(cid:0)(cid:0)(cid:137)(cid:0)(cid:156)(cid:6) (cid:103)(cid:104)(cid:165)(cid:0)](cid:132)(cid:0)(cid:0)(cid:137)(cid:0)(cid:156)(cid:6) (cid:103)(cid:104)(cid:165)(cid:0)(cid:0)(cid:0)(cid:137)(cid:0)(cid:156)(cid:6) (cid:103)(cid:104)(cid:160)(cid:0)_](cid:63)(cid:0) (cid:103)(cid:104) _](cid:63)(cid:0)(cid:0)(cid:111)(cid:149)](cid:0)(cid:143)(cid:6) (cid:103)(cid:104)(cid:165)(cid:0)](cid:132) (cid:103)(cid:35)(cid:104)(cid:165)(cid:0) (cid:103)-(cid:104)_](cid:63)(cid:0)(cid:0)

1/9/2012 8:05:21 PM 35 1/9/2012 8:05:21 PM 36 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

STD_ULOGIC( STD_ULOGIC_VECTOR)

(cid:0)(cid:163)

(cid:35)(cid:147)(cid:0)](cid:152)(cid:63)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:0)(cid:165)(cid:0)(cid:63)(cid:0)](cid:134)(cid:0)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:104)(cid:0) (cid:103)(cid:104)(cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:35)(cid:104)(cid:0)(cid:103)(cid:100)(cid:104)(cid:6)(cid:0)

SIGNAL x: STD_LOGIC; -- (cid:0)(cid:111)(cid:119)(cid:162)(cid:0)_](cid:65)(cid:0)(cid:0)](cid:119)(cid:0)(cid:156)(cid:0)_(cid:110)(cid:0)(cid:169)(cid:0)(cid:152)(cid:0)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:6)(cid:0) (cid:0)](cid:65)(cid:147)(cid:0)](cid:156)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:45)(cid:34)

SIGNAL y: STD_LOGIC_VECTOR (3 DOWNTO 0) := "0001"; -- (cid:0)(cid:111)(cid:119)(cid:162)(cid:0)_](cid:65)(cid:0)(cid:0)](cid:119)(cid:0)(cid:156)(cid:0)(cid:77)(cid:0)-(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:65)(cid:0)(cid:0)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)(cid:67) -- (cid:45)(cid:0)(cid:34)(cid:65)(cid:0)(cid:149)(cid:0)_](cid:160)(cid:65)(cid:0)(cid:111)(cid:133)(cid:0)(cid:164)(cid:0)(cid:0)(cid:67)(cid:0)(cid:2)(cid:2)(cid:0)(cid:119)(cid:0)(cid:110) -- (cid:138)(cid:63)(cid:0)(cid:0)(cid:167)(cid:0)(cid:2)(cid:2)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)](cid:65)(cid:143)(cid:0)(cid:67)(cid:136)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:101)_](cid:160)(cid:65)(cid:0)(cid:130)(cid:102)

1/9/2012 8:05:21 PM 37 1/9/2012 8:05:21 PM 38 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0) (cid:45)(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:6)

(cid:97)BOOLEAN: True/False

(cid:97)](cid:65)(cid:0)(cid:67)(cid:65)(cid:67)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)(cid:111)(cid:130)(cid:65)(cid:0)(cid:67)(cid:119)(cid:162)(cid:63)(cid:0)(cid:77)(cid:136)(cid:0)(cid:67)(cid:110)(cid:0)](cid:119)(cid:0)](cid:158)(cid:65)(cid:0)(cid:63)(cid:65) (cid:111)(cid:65)(cid:147)(cid:0)(cid:99)(cid:35)(cid:168)(cid:0)](cid:0)(cid:63)(cid:0)(cid:0)](cid:151)(cid:63)

(cid:97)(cid:34)(cid:0)(cid:152)(cid:0)(cid:63)(cid:0)(cid:0)(cid:65)(cid:0)(cid:0)(cid:166)(cid:0)-(cid:0)(cid:111)(cid:143)(cid:0)(cid:8)(cid:6)

(cid:97)VD1: type time is range imlementation_defined; units; units;

(cid:97)(cid:0)(cid:152)(cid:0)(cid:63)(cid:0)_](cid:63)(cid:0)(cid:0)(cid:0)(cid:166)(cid:0)(cid:0)(cid:111)(cid:143)(cid:0)(cid:8)(cid:6)

(cid:97)(cid:0)(cid:152)(cid:0)](cid:169)(cid:0)(cid:138)(cid:0)(cid:63)(cid:0)_](cid:131)(cid:63)(cid:0)(cid:0)(cid:166)(cid:0)-(cid:0)(cid:111)(cid:143)(cid:0)(cid:8)(cid:6)(cid:0)

fs; Ps = 1000fs; ns = 1000ps; us = 1000ns; ms = 1000us; Sec= 1000ms; Min= 60sec; Hr = 60min;

End units;

1/9/2012 8:05:21 PM 39 1/9/2012 8:05:21 PM 40 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0) (cid:45)(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:6)

(cid:97)VD2: type resistance is range 0 to 1E8; units;

(cid:97)](cid:0)(cid:67)(cid:65)(cid:67)(cid:0)_(cid:110)(cid:0)(cid:169)(cid:0)(cid:45)(cid:0)(cid:111)(cid:118)(cid:0)](cid:140)(cid:0)(cid:156)(cid:0)](cid:155)(cid:65)(cid:0) (cid:0)_(cid:110)(cid:0)(cid:169)(cid:0)](cid:119)(cid:0)](cid:143)(cid:0)(cid:45)(cid:34)(cid:0)(cid:77)(cid:0)(cid:45)(cid:34)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0) (cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:63)(cid:0)(cid:63)(cid:65)(cid:0)std_logic_arith (cid:164)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)ieee. ](cid:95)(cid:63)(cid:0)(cid:0)]](cid:0)](cid:165)(cid:0)(cid:63)(cid:65)(cid:152)(cid:63)(cid:0)](cid:119)(cid:0) ](cid:95)(cid:63)(cid:0)(cid:0)]](cid:0)](cid:165)(cid:0)(cid:63)(cid:65)(cid:152)(cid:63)(cid:0)](cid:119)(cid:0) STD_LOGIC_VECTOR, (cid:33)V=(cid:0)=(cid:67)(cid:27)(cid:34)(cid:0)(cid:41)(cid:73)(cid:0)L(cid:0)L(cid:0) (cid:0)(cid:0)(cid:33)(cid:67)(cid:0)(cid:37)(cid:48)(cid:0)(cid:34)N(cid:0)(cid:28)(cid:34)(cid:64)(cid:0)A(cid:48)(cid:0)(cid:35)(cid:34)(cid:64)(cid:0)(cid:0)A(cid:34)(cid:65)(cid:0) INTEGER

ohms; kohms = 1000 ohms; Mohms = 1E6 ohms;

End units;

1/9/2012 8:05:21 PM 41 1/9/2012 8:05:21 PM 42 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:62)ô(cid:0)(cid:64)(cid:0)_(cid:63)(cid:0)(cid:0)(cid:62)ô

(cid:0)(cid:64)(cid:0)ì

-- bit, std_logic, or std_ulogic value '0'

x0 <= '0'; x1 <= "00011111"; -- bit_vector, std_logic_vector,

-- std_ulogic_vector, signed, or unsigned

(cid:97)(cid:110)(cid:0)(cid:169)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:65)(cid:145)(cid:0)(cid:65)(cid:146)(cid:0)(cid:63)(cid:0)(cid:140)(cid:0)(cid:132)(cid:0)](cid:0)(cid:111)(cid:118)(cid:0) (cid:0)(cid:103)(cid:104)(cid:0)(cid:103)(cid:7)(cid:104)(cid:0)(cid:103)(cid:104)(cid:104)(cid:0)(cid:103)(cid:0)(cid:103)

-- (cid:65)(cid:145)(cid:0)(cid:65)(cid:146)(cid:0)](cid:149)(cid:0)](cid:0)(cid:164)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)](cid:0)

(cid:97)(cid:156)(cid:65)(cid:0)(cid:63)(cid:0)(cid:164)(cid:0)(cid:156)(cid:0)(cid:0)_(cid:110)(cid:0)(cid:169)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:65)(cid:145)(cid:0)(cid:65)(cid:146)(cid:0)(cid:63)(cid:0) (cid:132)(cid:0)(cid:63)(cid:140)(cid:0)_ (cid:0)(cid:101)(cid:0)(cid:65)(cid:63)(cid:102)(cid:0)(cid:101)(cid:102)(cid:0)(cid:100)(cid:0)(cid:155)(cid:63)(cid:0)

-- (cid:65)(cid:145)(cid:0)(cid:65)(cid:146)(cid:0)(cid:0)](cid:0)(cid:164)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)](cid:0) -- (cid:65)(cid:145)(cid:0)(cid:65)(cid:146)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)(cid:67)(cid:163)(cid:0)](cid:0)(cid:164)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)](cid:0) -- (cid:152)(cid:0)(cid:63) -- (cid:152)(cid:0)(cid:63)(cid:0)](cid:0)](cid:0)(cid:63)(cid:130)](cid:0)(cid:119)(cid:157)(cid:65) -- (cid:63)(cid:65)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)(cid:143)(cid:0)

x2 <= "0001_1111"; -- (cid:111)(cid:119)(cid:158)(cid:63)(cid:0)(cid:63)(cid:130)](cid:0)(cid:119)(cid:157)(cid:65)(cid:0)](cid:0)](cid:0)(cid:146)(cid:0)]](cid:0)(cid:63)(cid:0)](cid:118) x3 <= "101111" x4 <= B"101111" -- ](cid:119)(cid:0) x4 <= B"101111" -- ](cid:119)(cid:0) x5 <= O"57" x6 <= X"2F" n <= 1200; m <= 1_200; IF ready THEN... y <= 1.2E-5; q <= d after 10 ns;

-- real -- physical

1/9/2012 8:05:21 PM 43 1/9/2012 8:05:21 PM 44 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:64)(cid:0)ì(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

SIGNAL a: BIT; SIGNAL b: BIT_VECTOR(7 DOWNTO 0); SIGNAL c: STD_LOGIC; SIGNAL d: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL e: INTEGER RANGE 0 TO 255; ... a <= b(5); -- (cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:0)(cid:6) a <= b(5); -- (cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:0)(cid:6) b(0) <= a; -- (cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:0)(cid:6) c <= d(5); -- (cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:0)(cid:45)(cid:34)(cid:6) d(0) <= c; -- (cid:111)(cid:119)(cid:162)(cid:0)](cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:77)(cid:0)](cid:119)(cid:157)(cid:63)(cid:0)(cid:45)(cid:34)(cid:6) a <= c; -- _](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:0)_](cid:63)(cid:0)](cid:145)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0)(cid:0)(cid:45)(cid:34)(cid:6) b <= d; -- _](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:0)_](cid:63)(cid:0)](cid:145)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

-- STD_LOGIC_VECTOR)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

e <= b; -- _](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:0)_](cid:63)(cid:0)](cid:145)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:34)(cid:0)(cid:0)(cid:6) e <= d; -- _](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:0)_](cid:63)(cid:0)](cid:145)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:34)(cid:0)

-- STD_LOGIC_VECTOR)

1/9/2012 8:05:21 PM 45 1/9/2012 8:05:21 PM 46 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:10)(cid:6)(cid:52)á(cid:63)(cid:0)(cid:61)(cid:110)(cid:0)(cid:63)(cid:67)(cid:73)(cid:0)(cid:0)(cid:0)â(cid:0)(cid:45)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0) (cid:0)â(cid:0)(cid:45)(cid:6)

(cid:97)(cid:95)(cid:0)]

Integer type_definition ::= range_constraint;

(cid:97)(cid:0)](cid:65)(cid:0)(cid:130)(cid:63)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:0)(cid:63)(cid:119)(cid:158)(cid:65)(cid:0) (cid:96)(cid:63)(cid:0)(cid:0)](cid:145)(cid:0)(cid:169)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê

range_constraint ::= range range; range_constraint ::= range range;

- Integer

range ::= simple_expression direction simple_expression;

- enumerated --(cid:65)(cid:145)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)_

direction ::=to / downto;

1/9/2012 8:05:21 PM 47 1/9/2012 8:05:21 PM 48 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:10)(cid:6)(cid:52)á(cid:63)(cid:0)(cid:61)(cid:110)(cid:0)(cid:63)(cid:67)(cid:73)(cid:0)(cid:0)(cid:0)â(cid:0)(cid:45)

(cid:28)(cid:52)ò(cid:63)(cid:0)(cid:52)(cid:124)(cid:62)(cid:0)

(cid:97)(cid:0)(cid:163)

(cid:65)(cid:145)(cid:0)(cid:65)(cid:63)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê TYPE integer IS RANGE -2147483647 TO +2147483647;

TYPE color IS (red, green, blue, white); -- (cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)_(cid:0)_] (cid:65)(cid:147)(cid:0)(cid:0)](cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)_(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)(cid:156)(cid:0)

](cid:0)(cid:133)(cid:0)(cid:169)(cid:0)(cid:77)(cid:0)(cid:169)(cid:0)(cid:111)(cid:156)(cid:63) ](cid:0)(cid:133)(cid:0)(cid:169)(cid:0)(cid:77)(cid:0)(cid:169)(cid:0)(cid:111)(cid:156)(cid:63)

TYPE my_integer IS RANGE -32 TO 32; -- (cid:156)(cid:0)(cid:136)(cid:0)(cid:0)(cid:0)(cid:152)(cid:0)(cid:65)(cid:63)(cid:0)(cid:0)(cid:63)(cid:119)(cid:158)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê TYPE student_grade IS RANGE 0 TO 100; -- (cid:156)(cid:0)(cid:136)(cid:0)(cid:0)(cid:0)(cid:152)(cid:0)(cid:63)(cid:0)](cid:140)(cid:0)(cid:152)(cid:0)(cid:169)(cid:0)](cid:65)(cid:0)(cid:63)(cid:119)(cid:158)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê

(cid:0)(cid:52)ù(cid:0)(cid:0)ê_(cid:0)(cid:59)_(cid:0)(cid:96)(cid:0)(cid:125)(cid:0)(cid:65)(cid:63)(cid:77)(cid:6)(cid:0)(cid:93)ê(cid:0)(cid:59)(cid:0)(cid:0)â(cid:0)(cid:0) (cid:65)(cid:0) (cid:0)(cid:0)(cid:0)(cid:65)(cid:63)(cid:104)(cid:0)(cid:65)(cid:4)(cid:6)(cid:0)ã(cid:65)(cid:0)(cid:93)â_(cid:0)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:0)(cid:0)(cid:65)(cid:63)(cid:104)(cid:0) (cid:65)(cid:0)(cid:93)â_(cid:0)(cid:65)(cid:77)(cid:0) (cid:0)(cid:63)(cid:52)(cid:4)(cid:6)(cid:0)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:0)(cid:0)(cid:65)(cid:63)(cid:104)(cid:0)(cid:65)(cid:0)(cid:65)(cid:129)(cid:0) (cid:0) (cid:63)(cid:4)(cid:6)(cid:0)(cid:0)é(cid:0)(cid:65)é(cid:62)(cid:0) _(cid:4)(cid:0)(cid:67)(cid:0)_(cid:119)(cid:0)(cid:0)(cid:0)(cid:65)(cid:63)(cid:104)(cid:0) (cid:65)(cid:0)(cid:0) (cid:65)(cid:4)(cid:8)

1/9/2012 8:05:21 PM 49 1/9/2012 8:05:21 PM 50 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:28)(cid:52)ò(cid:63)(cid:0)(cid:5)(cid:21)(cid:9)(cid:20)(cid:22)(cid:18)(cid:19)(cid:1)(cid:15)(cid:14)(cid:36)(cid:21)(cid:0)(cid:10)(cid:17)(cid:16)(cid:2)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:0)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:93)(cid:0)(cid:59)(cid:0)(cid:65)(cid:0)(cid:93)è_(cid:0) (cid:115)(cid:0)(cid:63)(cid:0)_(cid:122)(cid:8)(cid:0)(cid:34)(cid:0)(cid:52)(cid:0)(cid:0)(cid:0)(cid:67)(cid:115)(cid:0)(cid:64)(cid:130)(cid:0)(cid:52)ù(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0) (cid:115)(cid:0)(cid:63)(cid:0)_(cid:122)(cid:8)(cid:0)(cid:34)(cid:0)(cid:52)(cid:0)(cid:0)(cid:0)(cid:67)(cid:115)(cid:0)(cid:64)(cid:130)(cid:0)(cid:52)ù(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0) (cid:115)_(cid:0)(cid:0)(cid:93)ê(cid:0)(cid:64)_(cid:0)(cid:93)(cid:0)(cid:93)ì(cid:0)(cid:63)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:59)ô(cid:0)(cid:93)(cid:0)(cid:6)(cid:0) (cid:0)(cid:65)(cid:0)(cid:65)(cid:0)(cid:131)(cid:0)(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:0)_(cid:0)(cid:0) (cid:93)(cid:96)ú(cid:0)(cid:0)(cid:62)(cid:62)(cid:6)(cid:0)(cid:0)í(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:0)(cid:62)(cid:62)(cid:0)(cid:65)(cid:63)(cid:0) (cid:65)(cid:63)(cid:96)(cid:124)(cid:0)ú(cid:62)(cid:0)(cid:131)(cid:0)(cid:59)(cid:122)(cid:65)(cid:0)ê_(cid:0)(cid:0)(cid:67)(cid:0)ê_(cid:0)(cid:95)(cid:0)(cid:64)(cid:125)(cid:0)(cid:65)(cid:96)(cid:95)(cid:0) (cid:129)(cid:0)(cid:67)ô(cid:0)(cid:8)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

1/9/2012 8:05:21 PM 51 1/9/2012 8:05:21 PM 52 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6) (cid:0)ì

(cid:67)(cid:0)(cid:0)](cid:0)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:77)(cid:0)_](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:63)(cid:65)(cid:168)(cid:0) (cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:77)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0) SUBTYPE my_logic IS STD_LOGIC RANGE '0' TO '1'; SIGNAL a: BIT; SIGNAL b: STD_LOGIC; SIGNAL b: STD_LOGIC; SIGNAL c: my_logic; ... b <= a; --_](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)_](cid:63)(cid:0)](cid:145)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0) (cid:77)(cid:157)(cid:65)(cid:0)(cid:45)(cid:34)(cid:6) b <= c; --](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:118)(cid:0)(cid:160)(cid:0)(cid:45)(cid:34)(cid:6)

SUBTYPE natural IS INTEGER RANGE 0 TO INTEGER'HIGH; -- (cid:0)(cid:65)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0)(cid:0)(cid:136)(cid:0)(cid:6)(cid:0)(cid:0)(cid:34) SUBTYPE my_logic IS STD_LOGIC RANGE '0' TO 'Z'; -- (cid:34)(cid:150)(cid:65)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:45)(cid:34)(cid:35)-'). -- (cid:34)(cid:150)(cid:65)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:45)(cid:34)(cid:35)-'). -- (cid:0)(cid:111)(cid:0)(cid:67)(cid:63)(cid:65)(cid:6) SUBTYPE my_color IS color RANGE red TO blue; -- _](cid:65)(cid:0)(cid:67)(cid:0)(cid:63)(cid:0)(cid:67)(cid:0)](cid:65)(cid:6)(cid:0)] -- my_color=(red, green, blue). SUBTYPE small_integer IS INTEGER RANGE -32 TO 32; -- (cid:156)(cid:0)(cid:136)(cid:0)(cid:0)(cid:164)(cid:0)(cid:34)

1/9/2012 8:05:21 PM 53 1/9/2012 8:05:21 PM 54 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99) (Arrays )

è(cid:0)(cid:0)(cid:133)(cid:62)(cid:0)(cid:62)í(cid:0)(cid:137)(cid:0)(cid:67)(cid:0)(cid:97)(cid:129)(cid:52)(cid:0)(cid:62)á(cid:137)(cid:0)(cid:0)(cid:0)(cid:52)ò(cid:63)(cid:5)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

è(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:0)(cid:133)(cid:62)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:1)(cid:7)(cid:2)(cid:4)(cid:0)(cid:8)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:1)(cid:8)(cid:2)(cid:0)ù(cid:98)(cid:0)(cid:133)(cid:62)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:140)(cid:0) (cid:133)(cid:62)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:1)(cid:7)(cid:0)(cid:65)(cid:0)(cid:7)(cid:2)(cid:0)(cid:64)(cid:0)(cid:101)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:0)(cid:144)(cid:0)(cid:0)(cid:62)á(cid:134)(cid:0)(cid:0)(cid:103)(cid:5)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:35)(cid:0)(cid:118)(cid:0)(cid:64)(cid:63)(cid:0) (cid:4)(cid:6)(cid:0)(cid:0) (cid:4)(cid:6)(cid:0)(cid:0) (cid:4)(cid:6)(cid:0)(cid:67)(cid:0)(cid:0) (cid:52)(cid:4)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

1/9/2012 8:05:21 PM 55 1/9/2012 8:05:21 PM 56 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)ì(cid:0)(cid:64)(cid:104)(cid:0)(cid:45)(cid:52)(cid:0)(cid:0)(cid:99)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99) (Arrays )

(cid:131)(cid:63)(cid:0)

(cid:97)](cid:119)(cid:0)(cid:0)](cid:145)(cid:0)](cid:132)(cid:0)_](cid:63)(cid:0)](cid:144)(cid:0)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:119)(cid:157)(cid:0)(cid:131)(cid:63)(cid:0)(cid:0)](cid:140) (cid:0)(cid:0)_](cid:65)(cid:0)(cid:133)(cid:0)](cid:65)(cid:143)(cid:0)(cid:133)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:148)(cid:0)(cid:111)(cid:149)](cid:0)(cid:160)(cid:65)(cid:0)(cid:63)(cid:119)(cid:158)(cid:65)(cid:0)(cid:96)(cid:63)

TYPE row IS ARRAY (7 DOWNTO 0) OF STD_LOGIC; -- 1D array TYPE matrix IS ARRAY (0 TO 3) OF row; -- 1Dx1D array SIGNAL x: matrix; -- 1Dx1D signal

(cid:97)è(cid:145)(cid:0)(cid:67)(cid:0)](cid:119)(cid:0)(cid:77)(cid:136)(cid:0)(cid:156)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:157)(cid:65)(cid:0)(cid:0)(cid:6)(cid:0)(cid:133)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0) (cid:111)(cid:133)(cid:0)(cid:65)(cid:0)(cid:0)(cid:111)(cid:0)(cid:67)(cid:0)(cid:0)](cid:65)(cid:147)(cid:0)(cid:157)(cid:65)(cid:0)(cid:0)(cid:45)(cid:34)(cid:6)(cid:0)(cid:0)(cid:0)](cid:150)é(cid:0) (cid:45)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)_](cid:65)(cid:0)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:111)(cid:0)(cid:95)(cid:0)](cid:0)(cid:119)(cid:157)(cid:65)(cid:0) (cid:111)(cid:0)(cid:142)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:96)(cid:63) (cid:111)(cid:0)(cid:142)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:96)(cid:63)

(cid:35)(cid:140)(cid:0)(cid:0)](cid:145)(cid:0)_](cid:65)(cid:0)(cid:0)](cid:119)(cid:0)

TYPE matrix IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0);

(cid:7)(cid:0)è(cid:145)(cid:0)](cid:148)(cid:0)(cid:111)(cid:149)](cid:0)(cid:156)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:131)(cid:63)(cid:0)(cid:157)(cid:65) TYPE type_name IS ARRAY (specification((cid:115)(cid:65)(cid:0)(cid:77)(cid:6)(cid:0)(cid:93)(cid:111)(cid:0)(cid:65))) OF data_type; (cid:7)(cid:0)è(cid:145)(cid:0)(cid:130)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:131)(cid:63)(cid:0)(cid:157)(cid:65) SIGNAL signal_name: type_name [:= initial_value];

](cid:110)(cid:0)(cid:110)(cid:63)(cid:0)(cid:95)(cid:0)](cid:0)(cid:160)(cid:0)(cid:0)(cid:156)(cid:0)(cid:45)(cid:34)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)_](cid:65)(cid:0)(cid:0)(cid:0)](cid:65)(cid:0)(cid:0) (cid:115)(cid:63)(cid:0)(cid:0)](cid:145)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)(cid:45)(cid:0)](cid:140)(cid:0)(cid:156)(cid:0)(cid:0)(cid:34)(cid:65)(cid:0)(cid:149)(cid:0)_](cid:160)(cid:65)(cid:0)(cid:130)(cid:0)(cid:96)(cid:0) ](cid:150)

1/9/2012 8:05:21 PM 57 1/9/2012 8:05:21 PM 58 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)ì(cid:0)(cid:64)(cid:104)(cid:0)(cid:45)(cid:52)(cid:0)(cid:0)(cid:99)

(cid:131)(cid:63)(cid:0)

](cid:160)(cid:65)(cid:0)(cid:130)(cid:0)(cid:131)(cid:63)

- (cid:34)(cid:65)(cid:149)_](cid:160)(cid:65)(cid:111)(cid:133)(cid:164)(cid:156)SIGNAL ](cid:140)VARIABLE (cid:67)(cid:96)](cid:150).

(cid:35)ásau (cid:93)(cid:73)(cid:65)(cid:132)(cid:64)(cid:132) hai è_. (cid:34)(cid:96)_(cid:63)(cid:110)(cid:67)(cid:115)(cid:73) (cid:52)(cid:132)(cid:52)(cid:132)(cid:65)(cid:63)(cid:77)vector, (cid:96)í(cid:65)(cid:63)(cid:77)(cid:93)(cid:104) (cid:96)ú(cid:67)(cid:96)ô.

- (cid:0)](cid:65)(cid:0)_](cid:65)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)_](cid:160)(cid:65)(cid:0)(cid:111)(cid:133)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:65)(cid:0)](cid:151)(cid:65)(cid:0)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0) - (cid:0)](cid:65)(cid:0)_](cid:65)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)_](cid:160)(cid:65)(cid:0)(cid:111)(cid:133)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:65)(cid:0)](cid:151)(cid:65)(cid:0)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0) ](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)](cid:119)(cid:0)(cid:63)(cid:0)(cid:77)(cid:0)(cid:163)(cid:0)](cid:0)(cid:119)(cid:157)(cid:65)(cid:0)(cid:111)

TYPE matrix2D IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC; -- 2D array

-- for 1D array -- for 1D array

... :="0001"; ... :=('0','0','0','1') ... :=(('0','1','1','1'), ('1','1','1','0')); -- for 1Dx1D or-- 2D array

1/9/2012 8:05:21 PM 59 1/9/2012 8:05:21 PM 60 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)ì(cid:0)(cid:64)(cid:104)(cid:0)(cid:61)ó(cid:0)ì(cid:0)(cid:99)

(cid:0)](cid:0)(cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:6)

TYPE row IS ARRAY (7 DOWNTO 0)OF STD_LOGIC;-- 1D array TYPE array1 IS ARRAY (0 TO 3) OF row; -- 1Dx1D array TYPE array2 IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0); -- 1Dx1D TYPE array3 IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC; TYPE array3 IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC; -- 2D array SIGNAL x: row; SIGNAL y: array1; SIGNAL v: array2; SIGNAL w: array3;

x(0) <= y(1)(2); -- (cid:67)(cid:119)(cid:0)(cid:110)(cid:0)(cid:0)(cid:140)(cid:0)(cid:132)(cid:0)(cid:63)(cid:140)(cid:0)(cid:111)(cid:118) -- (y is 1Dx1D) x(1) <= v(2)(3); -- (cid:0)(cid:140)(cid:0)(cid:132)(cid:0)(cid:0)(cid:63)(cid:140)(cid:0)(cid:111)(cid:118)(cid:0)(cid:77)(cid:0)(cid:65)(cid:0)(cid:6) x(2) <= w(2,1); -- (cid:0)(cid:140)(cid:0)(cid:132)(cid:0)(cid:0)(cid:63)(cid:140)(cid:0)(cid:111)(cid:118)(cid:0)(cid:0)(cid:65)(cid:0)(cid:6) x(2) <= w(2,1); -- (cid:0)(cid:140)(cid:0)(cid:132)(cid:0)(cid:0)(cid:63)(cid:140)(cid:0)(cid:111)(cid:118)(cid:0)(cid:0)(cid:65)(cid:0)(cid:6) y(1)(1) <= x(6); y(2)(0) <= v(0)(0); y(0)(0) <= w(3,3); w(1,1) <= x(7); w(3,0) <= v(0)(3);

1/9/2012 8:05:21 PM 61 1/9/2012 8:05:21 PM 62 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)ì(cid:0)(cid:64)(cid:104)(cid:0)(cid:61)ó(cid:0)ì(cid:0)(cid:99)

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:34)(cid:0)(cid:77)

x <= y(0); x <= v(1);

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

-- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:6) -- _](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)_](cid:63)(cid:0)](cid:96)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0)(cid:77) -- STD_LOGIC_VECTOR) -- i

l (cid:0)](cid:131)(cid:65)(cid:0)(cid:67)(cid:0)(cid:6)

x <= w(2); x <= w(2,2 DOWNTO 0);-- i

l l e g a l l e g a

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

l _](cid:63)(cid:0)](cid:96)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0) -- STD_LOGIC) -- STD_LOGIC)

l (mismatch: STD_LOGIC_VECTOR

v(0)<=w(2,2 DOWNTO 0);-- i

l l e g a

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

-- x STD_LOGIC)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

v(0) <= w(2); -- illegal (w must have 2D index) y(1) <= v(3); -- illegal (type mismatch: ROW x

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

-- STD_LOGIC_VECTOR)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

y(1)(7 DOWNTO 3) <= x(4 DOWNTO 0); -- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:0)(cid:0)(cid:0)(cid:65)(cid:6) v(1)(7 DOWNTO 3) <= v(2)(4 DOWNTO 0); -- legal (same type, -- same size) w(1,5 DOWNTO 1)<=v(2)(4 DOWNTO 0);-- illegal (type mismatch)

1/9/2012 8:05:21 PM 63 1/9/2012 8:05:21 PM 64 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

á(cid:0)(cid:0)(cid:65)(cid:96)(cid:95)(cid:0)(cid:65)(cid:132)(cid:0)(cid:96)(cid:0)(cid:59)á(cid:6)(cid:0)(cid:67)ô(cid:0)(cid:93)ê(cid:59)(cid:0)(cid:0)(cid:63)(cid:110)(cid:0)(cid:0)

(cid:129)(cid:0)(cid:0)(cid:93)(cid:119)(cid:0)(cid:65)(cid:96)ú(cid:0)(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:0)_(cid:8)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

ì: ì:

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

TYPE birthday IS RECORD

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

day: INTEGER RANGE 1 TO 31; month: month_name;

END RECORD;

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

1/9/2012 8:05:21 PM 65 1/9/2012 8:05:21 PM 66 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0) (cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:97) (cid:96)(cid:0)(cid:93)(cid:0)(cid:93)è(cid:0)(cid:108)(cid:62)(cid:0)(cid:65)(cid:63)(cid:96)ô(cid:0)(cid:93)(cid:73)(cid:6)(cid:0)(cid:0)ê_(cid:0)(cid:52)(cid:131)(cid:0)(cid:115)_(cid:0)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:93)ì(cid:0)(cid:94)(cid:0)(cid:65)(cid:63)(cid:0)

(cid:0)(cid:64)(cid:65)(cid:52)(cid:63)(cid:65)(cid:0)(cid:128)(cid:0)(cid:65)(cid:96)(cid:0)(cid:67)(cid:115)(cid:0)(cid:8)

(cid:97)(cid:95)]](cid:63)qua (cid:77)(cid:163)sau)

(cid:97) è(cid:145)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:45)(cid:34)(cid:0)](cid:140)(cid:0)(cid:45)(cid:34)(cid:0) (cid:63)(cid:65)(cid:0)std_logic_arith (cid:164)(cid:0)](cid:119)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)ieee(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0) _](cid:65)(cid:0)(cid:0)

SIGNAL x: SIGNED (7 DOWNTO 0); SIGNAL y: UNSIGNED (0 TO 3);

(cid:97)(cid:1)(cid:1)(cid:1)(cid:1)(cid:132)(cid:0)](cid:132)(cid:0)(cid:95)(cid:0)](cid:0)(cid:164)(cid:0)](cid:95)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:45)(cid:34)(cid:0)(cid:77)(cid:0)(cid:45)(cid:34)(cid:0)(cid:0) ](cid:65)(cid:147)(cid:0)(cid:131)(cid:0)](cid:164)(cid:0)(cid:143)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)(cid:63)]ê(cid:0)(cid:67)(cid:0)(cid:63)(cid:119)(cid:162)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0) (cid:45)(cid:34)(cid:0)](cid:95)(cid:63)(cid:0)](cid:132)(cid:0)](cid:136)(cid:0)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)

! (cid:34)(cid:96)_(cid:0)(cid:0)(cid:63)(cid:110)(cid:0)(cid:0)(cid:62)(cid:62)(cid:0)(cid:128)(cid:0)(cid:0)(cid:65)(cid:96)(cid:95)(cid:0)(cid:65)(cid:132)(cid:0)(cid:67)ô(cid:0)(cid:34)(cid:28)(cid:6)(cid:0)(cid:0)(cid:119)(cid:0)(cid:96)(cid:0)(cid:28)(cid:28)

(cid:97) (cid:159)(cid:0)(cid:156)(cid:0)_](cid:0)(cid:130)](cid:0)_](cid:0)(cid:0)](cid:0)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)](cid:0)_](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)]

- (cid:156)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:45)(cid:34)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)(cid:152)(cid:0)_](cid:63)(cid:0)(cid:0)(cid:63)(cid:65)(cid:158)(cid:0)](cid:151)(cid:0)](cid:118)(cid:0)

1/9/2012 8:05:21 PM 67 1/9/2012 8:05:21 PM 68 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0) (cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:97)(cid:0)ì

(cid:97)(cid:0)ì((cid:0)(cid:62)(cid:62)(cid:0)(cid:65)(cid:0)ú(cid:62)(cid:0)(cid:115)(cid:0)(cid:67)(cid:0)(cid:0)ú(cid:62)(cid:0)(cid:115)(cid:0)(cid:67)ô(cid:0)(cid:64)(cid:65)(cid:52)(cid:67)(cid:65)(cid:63))

(cid:0)](cid:0)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:77)(cid:0)_](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0) signed/unsigned:

-- (cid:63)(cid:65)(cid:0)(cid:133)(cid:0)](cid:65)(cid:143)(cid:0)](cid:0)(cid:77)

LIBRARY ieee; USE ieee.std_logic_1164.all; -- _](cid:63)(cid:0)](cid:0)(cid:63)(cid:65)(cid:0)(cid:111)(cid:65)(cid:0)](cid:151)(cid:65) ... SIGNAL a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL b: IN STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL x: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); ... v <= a + b; -- _](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)(cid:0)(cid:6) w <= a AND b;

-- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:6)

LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ... SIGNAL a: IN SIGNED (7 DOWNTO 0); SIGNAL b: IN SIGNED (7 DOWNTO 0); SIGNAL x: OUT SIGNED (7 DOWNTO 0); ... v <= a + b; w <= a AND b;

-- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)(cid:6) -- _](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:67)(cid:63)(cid:65)(cid:6)

1/9/2012 8:05:21 PM 69 1/9/2012 8:05:21 PM 70 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0) (cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:97)(cid:0)ì(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)std_logic_vector

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; -- (cid:0)(cid:63)(cid:153)(cid:0)(cid:63)(cid:65)(cid:0)](cid:0)(cid:77) ... ... SIGNAL a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL b: IN STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL x: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); ... v <= a + b; w <= a AND b;

-- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:152)(cid:0)](cid:150)(cid:0)(cid:6)(cid:0)_](cid:63)(cid:0)(cid:132) -- ](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)](cid:0)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

1/9/2012 8:05:21 PM 71 1/9/2012 8:05:21 PM 72 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:97)Conv_integer(p):

(cid:97)(cid:28)(cid:0)(cid:77)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)Yô(cid:0)(cid:62)(cid:52)(cid:103)(cid:0)(cid:1)(cid:0)(cid:61)(cid:110)(cid:0)(cid:108)(cid:4)(cid:0) (cid:52)(cid:4)(cid:0)(cid:2)(cid:0)(cid:62)(cid:0)(cid:113)(cid:0)(cid:73)(cid:0)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:45)(cid:63)(cid:6)(cid:0)

(cid:0)(cid:111)(cid:0)](cid:119)(cid:158)(cid:63)(cid:0)(cid:67)(cid:0)(cid:132)(cid:0)(cid:133)(cid:0)](cid:65)(cid:143)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:77)(cid:65)(cid:147)(cid:0)](cid:145)(cid:0)(cid:111)(cid:154)(cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:166)(cid:0)(cid:156)(cid:0)

_(cid:65)(cid:145)(cid:0)(cid:0)(cid:63)(cid:0)(cid:156)(cid:0)_(cid:65)(cid:145)(cid:0)_]

- ](cid:145) (cid:111)(cid:154)(cid:65)(cid:156)tham (cid:152) p (cid:164) _(cid:65)(cid:145) INTEGER, UNSIGNED, SIGNED, ](cid:140)STD_ULOGIC ]](cid:156)(cid:63)(cid:65)(cid:149)INTEGER. (cid:119)(cid:110) (cid:138)(cid:63)STD_LOGIC_VECTOR _](cid:63)(cid:111)(cid:119)(cid:162)_(cid:145)(cid:111)(cid:143).

(cid:7)(cid:0)(cid:0)(cid:163)(cid:0)(cid:0)](cid:0)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:77)(cid:0)_](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)(cid:136)(cid:0) (cid:7)(cid:0)(cid:0)(cid:163)(cid:0)(cid:0)](cid:0)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:77)(cid:0)_](cid:63)(cid:0)](cid:162)(cid:0)(cid:67)(cid:147)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)(cid:136)(cid:0)

(cid:97)Conv_unsigned(p, b):

- ](cid:145)(cid:111)(cid:154)(cid:65)(cid:156)tham (cid:152)p (cid:164)_(cid:65)(cid:145)INTEGER, UNSIGNED, SIGNED, ](cid:140) STD_ULOGIC ]](cid:156)(cid:63)(cid:65)(cid:149)UNSIGNED (cid:77)(cid:157)(cid:65)_](cid:161)(cid:67)b bit.

TYPE long IS INTEGER RANGE -100 TO 100; TYPE short IS INTEGER RANGE -10 TO 10; SIGNAL x : short; SIGNAL y : long; ... y <= 2*x + 5; y <= long(2*x + 5);

-- (cid:67)(cid:155)(cid:65)(cid:0)_](cid:63)(cid:0)](cid:96)(cid:0)](cid:162)(cid:0)_(cid:65)(cid:145) -- (cid:0)_(cid:143)(cid:0)(cid:131)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:145)(cid:0)(cid:111)(cid:154)(cid:65)(cid:0)]](cid:0)_(cid:65)(cid:145)(cid:0)(cid:67)(cid:63)

1/9/2012 8:05:21 PM 73 1/9/2012 8:05:21 PM 74 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:97)conv_signed(p, b):

(cid:97)(cid:0)ì(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

- ](cid:145) (cid:111)(cid:154)(cid:65)(cid:156) tham (cid:152) p (cid:164) _(cid:65)(cid:145) INTEGER,

UNSIGNED, SIGNED, ](cid:140)STD_ULOGIC ]](cid:156) (cid:63)(cid:65)(cid:149)SIGNED (cid:77)(cid:157)(cid:65)_](cid:161)(cid:67)b bits. (cid:63)(cid:65)(cid:149)SIGNED (cid:77)(cid:157)(cid:65)_](cid:161)(cid:67)b bits.

(cid:97)conv_std_logic_vector(p, b):

](cid:145) (cid:111)(cid:154)(cid:65)(cid:156)tham (cid:152) p ](cid:156)_(cid:65)(cid:145) (cid:168) (cid:67)(cid:65)(cid:147) INTEGER, UNSIGNED,

SIGNED, ](cid:140)STD_LOGIC ]](cid:156)(cid:63)(cid:65)(cid:149)STD_LOGIC_VECTOR (cid:77)(cid:157)(cid:65) _]](cid:119)(cid:157)b bits.

LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ... ... SIGNAL a: IN UNSIGNED (7 DOWNTO 0); SIGNAL b: IN UNSIGNED (7 DOWNTO 0); SIGNAL y: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); ... y <= CONV_STD_LOGIC_VECTOR ((a+b), 8); -- (cid:35)(cid:0)(cid:62)(cid:0)í(cid:0)à(cid:0)(cid:45) (cid:0)í(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:62)(cid:120)(cid:0)(cid:0)

(cid:62)(cid:0)(cid:113)(cid:62)(cid:0)(cid:52)(cid:0)(cid:62)Yâ(cid:0)-(cid:52)(cid:62)(cid:0)(cid:34)(cid:34)(cid:4)(cid:0)(cid:61)(cid:45)(cid:63)(cid:0)(cid:0)(cid:0) cho y.

1/9/2012 8:05:21 PM 75 1/9/2012 8:05:21 PM 76 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

(cid:0)(cid:0)(cid:139)(cid:0)(cid:0)(cid:67)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:61)(cid:63)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:62)(cid:52)(cid:104)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:102)(cid:0)_(cid:63)(cid:100)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6) (cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:6)

(cid:6)(cid:13)(cid:6)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:99)(cid:0)(cid:52)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:0)(cid:0)(cid:100)(cid:63)(cid:0)(cid:64)(cid:0)(cid:77)(cid:0)(cid:100)(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:63)(cid:67)á(cid:0)é(cid:52)(cid:0)(cid:52)á(cid:63)(cid:0)(cid:122)(cid:0)(cid:52)à(cid:63)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

TYPE byte IS ARRAY (7 DOWNTO 0) OF STD_LOGIC; -- 1D array TYPE mem1 IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC; -- 2D array TYPE mem2 IS ARRAY (0 TO 3) OF byte; -- 1Dx1D array TYPE mem3 IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(0 TO 7); TYPE mem3 IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(0 TO 7); -- 1Dx1D array SIGNAL a: STD_LOGIC; -- scalar signal SIGNAL b: BIT; -- scalar signal SIGNAL x: byte; -- 1D signal SIGNAL y: STD_LOGIC_VECTOR (7 DOWNTO 0); -- 1D signal SIGNAL v: BIT_VECTOR (3 DOWNTO 0); -- 1D signal SIGNAL z: STD_LOGIC_VECTOR (x'HIGH DOWNTO 0); -- 1D signal SIGNAL w1: mem1; -- 2D signal SIGNAL w2: mem2; -- 1Dx1D signal SIGNAL w3: mem3; -- 1Dx1D signal

1/9/2012 8:05:21 PM 77 1/9/2012 8:05:21 PM 78 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:6)

(cid:97)_(cid:62)(cid:0)(cid:62)(cid:0)í(cid:0)à(cid:0)(cid:118)(cid:45)(cid:0)(cid:0)(cid:0)

x(2) <= a; -- same types (STD_LOGIC), correct indexing y(0) <= x(0); -- same types (STD_LOGIC), correct indexing z(7) <= x(5); -- same types (STD_LOGIC), correct indexing z(7) <= x(5); -- same types (STD_LOGIC), correct indexing b <= v(3); -- same types (BIT), correct indexing

w1(0,0) <= x(3); -- same types (STD_LOGIC), correct indexing w1(2,5) <= y(7); -- same types (STD_LOGIC), correct indexing w2(0)(0) <= x(2); -- same types (STD_LOGIC), correct indexing w2(2)(5) <= y(7); -- same types (STD_LOGIC), correct indexing w1(2,5) <= w2(3)(7); -- same types (STD_LOGIC), correct indexing

x <= "11111110"; y <= ('1','1','1','1','1','1','0','Z'); z <= "11111" & "000"; x <= (OTHERS => '1'); y <= (7 =>'0', 1 =>'0', OTHERS => '1'); z <= y; y(2 DOWNTO 0) <= z(6 DOWNTO 4); y(2 DOWNTO 0) <= z(6 DOWNTO 4); w2(0)(7 DOWNTO 0) <= "11110000"; w3(2) <= y; z <= w3(1); z(5 DOWNTO 0) <= w3(1)(2 TO 7); w3(1) <= "00000000"; w3(1) <= (OTHERS => '0'); w2 <= ((OTHERS=>'0'),(OTHERS=>'0'),(OTHERS=>'0'),(OTHERS=>'0')); w3 <= ("11111100", ('0','0','0','0','Z','Z','Z','Z',), (OTHERS=>'0'), (OTHERS=>'0')); w1 <= ((OTHERS=>'Z'), "11110000" ,"11110000", (OTHERS=>'0'));

1/9/2012 8:05:21 PM 79 1/9/2012 8:05:21 PM 80 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:6)

(cid:97)(cid:113)(cid:0)(cid:113)(cid:0)(cid:9)

(cid:97)(cid:113)(cid:0)(cid:113)(cid:0)(cid:10)

------ Solution 2: out=INTEGER ----------- LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ------------------------------------------ ------------------------------------------ ENTITY adder2 IS

----- Solution 1: in/out=SIGNED ---------- LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ------------------------------------------ ------------------------------------------ ENTITY adder1 IS

PORT ( a, b : IN SIGNED (3 DOWNTO 0);

PORT ( a, b : IN SIGNED (3 DOWNTO 0); sum : OUT INTEGER RANGE -16 TO 15);

sum : OUT SIGNED (4 DOWNTO 0));

END adder1; ------------------------------------------ ARCHITECTURE adder1 OF adder1 IS BEGIN

END adder2; ------------------------------------------ ARCHITECTURE adder2 OF adder2 IS BEGIN

sum <= a + b;

sum <= CONV_INTEGER(a + b);

---------------------------------------------------- 1 2 3 4 5 5 6 7 8 9 10 11 12 13 14 15

END adder1; ------------------------------------------

1 2 3 4 5 5 6 7 8 9 10 11 12 13 14 15

END adder2; ------------------------------------------

1/9/2012 8:05:21 PM 81 1/9/2012 8:05:22 PM 82 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

(cid:6)(cid:6)(cid:0)(cid:0)(cid:64)(cid:0)ì(cid:1)(cid:62)(cid:52)(cid:103)(cid:2)(cid:6)

(cid:97)(cid:103)(cid:62)(cid:0)(cid:59)(cid:63)(cid:99)(cid:0)(cid:77)(cid:0)ã

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

1/9/2012 8:05:22 PM 83 1/9/2012 8:05:22 PM 84 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

(cid:28)(cid:0)(cid:63)(cid:0)(cid:100)(cid:0)(cid:113)(cid:62)(cid:0)(cid:61)(cid:110)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:0)(cid:61)(cid:45)(cid:63)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

4.5. Generic.

(cid:0) (cid:0)(cid:62)ó(cid:0)(cid:6)(cid:0) (cid:0) (cid:0)(cid:62)ó(cid:0)(cid:6)(cid:0) (cid:0) (cid:0)(cid:62)ó(cid:0)(cid:52)(cid:6) (cid:0) (cid:0)(cid:62)ó(cid:0)(cid:62)(cid:0)(cid:108)(cid:6) (cid:0) (cid:0)(cid:62)ó(cid:0)(cid:61)(cid:0)(cid:61)(cid:6) (cid:0) (cid:0)(cid:62)ó(cid:0)â(cid:6)

1/9/2012 8:05:22 PM 85 1/9/2012 8:05:22 PM 86 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:8)(cid:8)(cid:0)(cid:65)(cid:130)(cid:0)

(cid:8)(cid:8)(cid:8)(cid:0)(cid:0)(cid:65)(cid:130)(cid:0)(cid:34)(cid:8)

(cid:3) (cid:35)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:0)(cid:167)(cid:0)(cid:63)(cid:0)

(cid:3) (cid:35)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:0)(cid:167)(cid:0)(cid:67)(cid:63)(cid:65) sau:

NOT, AND, OR, NAND, NOR, XOR, XNOR

(cid:0) <= (cid:0)(cid:0)(cid:52)(cid:0)(cid:62)Yâ(cid:0)(cid:0)(cid:6) (cid:0) := (cid:0)(cid:0)(cid:52)(cid:0)(cid:62)Yâ(cid:0)(cid:0)(cid:4)(cid:0)(cid:34)(cid:4)(cid:6) (cid:0) => (cid:0)(cid:0)(cid:52)(cid:0)(cid:62)Yâ(cid:0)(cid:0)(cid:62)(cid:0)(cid:101)(cid:0)(cid:0)(cid:64)(cid:62)Y(cid:0)(cid:64)(cid:0)(cid:0)(cid:98)(cid:52)(cid:0)(cid:52)(cid:0)(cid:62)Yâ(cid:0)(cid:6)

(cid:3) (cid:0)(cid:163)

(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)](cid:0)(cid:0)(cid:0)(cid:167)(cid:0)(cid:0)](cid:131)(cid:65)(cid:0)(cid:67)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:0)(cid:45)(cid:34)(cid:0) STD_ULIGIC, BIT_VECTOR, STD_LOGIC_VECTOR, STD_ULOGIC_VECTOR. STD_ULOGIC_VECTOR.

(cid:3) (cid:0)(cid:163)

SIGNAL x : STD_LOGIC; VARIABLE y : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL w: STD_LOGIC_VECTOR(0 TO 7); x <= '1'; (cid:0)(cid:0)(cid:2)(cid:102) w <= "10000000"; w <= (0 =>'1', OTHERS =>'0');

y <= NOT a AND b; y <= NOT (a AND b); y <= a NAND b; y <= a XNOR b;

1/9/2012 8:05:22 PM 87 1/9/2012 8:05:22 PM 88 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:8)(cid:13)(cid:8)(cid:0)(cid:0)(cid:65)(cid:130)(cid:0)(cid:65)(cid:0)(cid:118)(cid:8)

(cid:8)(cid:8)(cid:8)(cid:0)(cid:0)(cid:65)(cid:130)(cid:0)(cid:64)(cid:0)(cid:64)(cid:8)

(cid:3) (cid:0)(cid:0)(cid:167)(cid:0)(cid:0)(cid:63)(cid:153)

(cid:0)(cid:167)(cid:0)(cid:156)(cid:63) (cid:0)(cid:167)(cid:0)(cid:166) (cid:0)(cid:167)(cid:0)] (cid:0)(cid:167)(cid:0)](cid:65) (cid:0)(cid:167)(cid:0)(cid:67)(cid:132)(cid:0)(cid:115) (cid:0)(cid:167)(cid:0)(cid:67)(cid:132)(cid:0)(cid:115)

+ - * / ** ** MOD ](cid:0)](cid:65)(cid:0)(cid:67)(cid:132)(cid:0)](cid:133)(cid:0)(cid:63) REM ](cid:0)](cid:65)(cid:0)(cid:67)(cid:132)(cid:0)(cid:0)](cid:133)(cid:0)(cid:119) ABS ](cid:0)(cid:67)(cid:132)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:147)(cid:0)(cid:111)(cid:152)(cid:65)

(cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0)

= /= /= < > <= >=

(cid:45)(cid:0)](cid:0)(cid:138)(cid:63) (cid:45)(cid:0)](cid:0)_](cid:63)(cid:0)(cid:138)(cid:63) (cid:45)(cid:0)](cid:0)_](cid:63)(cid:0)(cid:138)(cid:63) (cid:45)(cid:0)](cid:0)](cid:151)(cid:0)](cid:118) (cid:45)(cid:0)](cid:0)(cid:67)(cid:157)(cid:0)](cid:118) (cid:45)(cid:0)](cid:0)](cid:151)(cid:0)](cid:118)(cid:0)](cid:140)(cid:0)(cid:138)(cid:63) (cid:45)(cid:0)](cid:0)(cid:67)(cid:157)(cid:0)](cid:118)(cid:0)](cid:140)(cid:0)(cid:138)(cid:63)

(cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0) (cid:0)

1/9/2012 8:05:22 PM 89 1/9/2012 8:05:22 PM 90 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:8)(cid:8)(cid:0)(cid:0)(cid:65)(cid:130)(cid:0)(cid:52)ì(cid:8)

(cid:8)(cid:8)(cid:8)(cid:0)(cid:0)(cid:65)(cid:130)(cid:0)(cid:119)(cid:8)

(cid:3) (cid:0)(cid:45)(cid:52)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:0)â(cid:0)

(cid:0)(cid:167)(cid:0)(cid:149)](cid:0)(cid:65)(cid:0)è(cid:65)(cid:144)(cid:0)(cid:0)(cid:77)(cid:0)](cid:0)](cid:131)(cid:65) (cid:0)(cid:167)(cid:0)(cid:149)](cid:0)](cid:131)(cid:65)(cid:0)è(cid:65)(cid:144)(cid:0)(cid:0)(cid:77)(cid:0)](cid:0)(cid:65)

(cid:0) Sll (cid:0) Rll

(cid:0) (cid:0)(cid:167)(cid:0)(cid:152)(cid:65)(cid:6)(cid:0)(cid:0)(cid:111)(cid:156)(cid:63)(cid:0)(cid:67)(cid:0)(cid:131)(cid:63)(cid:0)(cid:156)(cid:0) ](cid:65)(cid:144)(cid:0)(cid:111)(cid:145)(cid:0)](cid:0)(cid:0)(cid:156)(cid:0)(cid:131)(cid:63)(cid:0)(cid:157)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:156)(cid:65)(cid:0)(cid:63)(cid:0)(cid:0) ](cid:130)(cid:63)(cid:0)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:63)](cid:0)(cid:152)(cid:65)(cid:0)](cid:0)(cid:0)(cid:156)(cid:65)(cid:0)(cid:63)(cid:0) (cid:164)(cid:0)(cid:0)](cid:130)(cid:63)(cid:0)(cid:0)(cid:65) (cid:164)(cid:0)(cid:0)](cid:130)(cid:63)(cid:0)(cid:0)(cid:65) (cid:0) (cid:0)(cid:115)(cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)](cid:0)(cid:156)(cid:0)](cid:133)(cid:0) (cid:167)(cid:0)(cid:77)(cid:0)(cid:131)(cid:63)(cid:0)](cid:140)(cid:0)]](cid:0)]](cid:0)(cid:156)(cid:0)(cid:131)(cid:63)(cid:0)(cid:166)(cid:0)(cid:0) ](cid:133)(cid:0)(cid:167) (cid:0) (cid:0)(cid:167)(cid:0)(cid:0)](cid:119)(cid:158)(cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)_(cid:65)(cid:145)(cid:0) (cid:0)_(cid:0)(cid:169)

1/9/2012 8:05:22 PM 91 1/9/2012 8:05:22 PM 92 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:8)(cid:8)(cid:0)(cid:129)(cid:0)(cid:65)(cid:132)(cid:0)(cid:96)_(cid:0)(cid:65)(cid:77)(cid:0)(cid:128)(cid:0)(cid:0)(cid:0)(cid:65)(cid:130)(cid:8)

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:3) (cid:119)(cid:0)(cid:62)ô(cid:0)(cid:63)(cid:0)(cid:62)(cid:52)(cid:73)(cid:0)(cid:52)(cid:99)(cid:0)(cid:101)(cid:0)(cid:62)(cid:120)(cid:0)(cid:62)Y(cid:73)(cid:0)_(cid:63)(cid:110)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

not rem

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

abs mod - - & < nand

<= nor

> xor

(cid:0) ** (cid:0) * / (cid:0) + (cid:0) + (cid:0) + - (cid:0) = /= (cid:0) not or

4.5. Generic.

1/9/2012 8:05:22 PM 93 1/9/2012 8:05:22 PM 94 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:5)(cid:7)(cid:5)(cid:6)(cid:5)4(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)(cid:0)A(cid:34)(cid:65)(cid:5)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:3) (cid:24).(cid:14)(cid:19)(cid:0)=(cid:0)(cid:63)(cid:0)L(cid:0)(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)(cid:27)(cid:5)

(cid:8)(cid:5)(cid:7)(cid:5)(cid:6)(cid:5)4(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)(cid:0)A(cid:34)(cid:65)(cid:5)

4.2.2. 4(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)(cid:50)(cid:0)(cid:33)(cid:34)(cid:65)(cid:5)

(cid:0) (cid:104) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)](cid:151)(cid:0)](cid:132)(cid:0)(cid:164)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:131)(cid:63) (cid:0) (cid:104)(cid:35)(cid:34)(cid:35) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:67)(cid:157)(cid:0)](cid:132)(cid:0)(cid:164)(cid:0)(cid:131)(cid:63) (cid:0) (cid:104) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:0)(cid:65)(cid:0)](cid:132)(cid:0)(cid:164)(cid:0)(cid:131)(cid:63) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:0)(cid:65)(cid:0)](cid:132)(cid:0)(cid:164)(cid:0)(cid:131)(cid:63) (cid:104) (cid:0) (cid:104)(cid:34)(cid:35) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:0)](cid:131)(cid:65)(cid:0)](cid:132)(cid:0)(cid:164)(cid:0)(cid:131)(cid:63) (cid:0) (cid:104)(cid:34)(cid:35) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)_](cid:0)](cid:119)(cid:157)(cid:0)(cid:164)(cid:0)(cid:131)(cid:63) (cid:0) (cid:104)(cid:34) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:131)(cid:63)(cid:0)](cid:165)(cid:0)](cid:148)(cid:0)(cid:152) (cid:0) (cid:104)(cid:45)(cid:34)(cid:0)(cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:131)(cid:63)(cid:0)](cid:165)(cid:0)](cid:148)(cid:0)(cid:152)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:111)(cid:131)(cid:0)(cid:63)(cid:119)(cid:162)

1/9/2012 8:05:22 PM 95 1/9/2012 8:05:22 PM 96 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

4.2.2. 4(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)(cid:50)(cid:0)(cid:33)(cid:34)(cid:65)(cid:5)(cid:0)

(cid:2)(cid:13)L(cid:0)(cid:33)(cid:0)(cid:50)(cid:33)(cid:0)A(cid:62)(cid:34)(cid:0)(cid:48)(cid:46)(cid:0)(cid:33)_(cid:0)V(cid:0)L(cid:0)=(cid:0)(cid:34)(cid:0)(cid:45)(cid:34)(cid:0)(cid:0)A(cid:34)(cid:65)(cid:0)(cid:22)(cid:18)(cid:16)(cid:19))

(cid:3) (cid:24)(cid:50)(cid:0)(cid:9)(cid:9)(cid:0)(cid:0)(cid:103)(cid:63)(cid:0)(cid:61)(cid:0)(cid:0)(cid:113)(cid:62)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)(cid:45)(cid:0):

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:0) (cid:104)(cid:0) (cid:0) (cid:104)(cid:45) (cid:0) (cid:0) (cid:104) (cid:104) (cid:0) (cid:104)(cid:65)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

(cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)_](cid:65)(cid:0)(cid:156)(cid:0)(cid:169)(cid:0)_(cid:65)(cid:147)(cid:0)(cid:131)(cid:0)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)(cid:143)(cid:0)_](cid:63)(cid:0)(cid:0)(cid:169)(cid:0)_(cid:65)(cid:147)(cid:0)(cid:0)(cid:131)(cid:0)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0) (cid:77)(cid:157)(cid:65)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)_](cid:65)(cid:0)(cid:0)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)_](cid:65)(cid:0)(cid:0)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)_](cid:65)(cid:0)(cid:63)(cid:0)_](cid:131)(cid:63)(cid:0)](cid:158)(cid:65)(cid:0)(cid:63)(cid:65)(cid:0)(cid:65)(cid:0) _](cid:63)(cid:0)(cid:0)(cid:169)(cid:0)_(cid:65)(cid:147)(cid:0)(cid:0)(cid:131)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:158)(cid:65)(cid:0)(cid:63)(cid:65)(cid:0)(cid:65)(cid:0)(cid:0)_(cid:145)(cid:0)(cid:166)(cid:0)(cid:169)(cid:0)_(cid:65)(cid:147)(cid:0)(cid:152)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)

4.5. Generic.

(cid:0) (cid:104)(cid:45)(cid:0) (cid:0) (cid:104)(cid:45)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)](cid:157)(cid:65)(cid:0)(cid:63)(cid:65)(cid:0)_(cid:145)(cid:0)(cid:166)(cid:0)(cid:67)(cid:133)(cid:0)(cid:152)(cid:65)(cid:0)(cid:96)(cid:63)(cid:0)(cid:0)(cid:0)(cid:0) (cid:0) (cid:104)(cid:45)(cid:0)(cid:0)(cid:0) (cid:131)(cid:0)(cid:77)(cid:144)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:164)(cid:0)(cid:0)(cid:119)(cid:157)(cid:0)(cid:169)(cid:0)_(cid:65)(cid:147)(cid:0)(cid:119)(cid:157)(cid:0)(cid:111)

(cid:63)(cid:0)(cid:0)(cid:65)_(cid:122)(cid:0)(cid:65)(cid:0)(cid:65)(cid:63)(cid:77)(cid:0)(cid:65)(cid:0)(cid:65)_(cid:122)(cid:0)(cid:65)(cid:0)(cid:64)(cid:28)(cid:28)(cid:0)(cid:0)(cid:0)(cid:93)(cid:96)ú(cid:0)(cid:52)(cid:0)à(cid:65)(cid:8)

1/9/2012 8:05:22 PM 97 1/9/2012 8:05:22 PM 98 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:3) (cid:45)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:0)(cid:156)(cid:0)](cid:156)(cid:0)](cid:0)(cid:157)(cid:65)(cid:0)](cid:0)(cid:95)(cid:0)] (cid:0) ](cid:65)(cid:0)(cid:0)](cid:156)(cid:0)]

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

ATTRIBUTE :< attribute_type>;

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:0) (cid:0)(cid:131)(cid:0)](cid:156)(cid:0)]

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

ATTRIBUTE OF< target_name>: IS ;

4.5. Generic.

(cid:63)(cid:0)(cid:111) + + +

(cid:65)(cid:0)(cid:67)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:65)(cid:0)(cid:65)(cid:63)(cid:0)(cid:67)(cid:63)(cid:65)(cid:77)(cid:99) Class : SIGNAL, TYPE, FUNCTION. (cid:67)(cid:0)(cid:103)(cid:104)(cid:0)(cid:104)(cid:104)(cid:104)(cid:104)(cid:99)

1/9/2012 8:05:22 PM 99 1/9/2012 8:05:22 PM 100 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

(cid:3) è(cid:145)(cid:0)(cid:0)(cid:169)(cid:63)(cid:0)](cid:153)(cid:63)(cid:0)(cid:0)(cid:0)(cid:167)(cid:0)(cid:0)(cid:0)(cid:133)(cid:0)](cid:131)(cid:65)(cid:0)](cid:148)(cid:0)(cid:94)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)](cid:0)(cid:63)(cid:65)(cid:0)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

(cid:0)(cid:0)(cid:163)(cid:0)](cid:119)(cid:0)(cid:0)(cid:167)(cid:0)(cid:8)(cid:0)(cid:160)(cid:0)(cid:0)](cid:148)(cid:0)(cid:0)(cid:163)(cid:63)(cid:0)](cid:0)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:168)(cid:0)(cid:67)(cid:65)(cid:147)(cid:0)(cid:96)(cid:63)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:152)(cid:0)

(cid:0)(cid:0)(cid:63)(cid:65)(cid:158)(cid:0)(cid:0)(cid:0)(cid:169)(cid:63)(cid:0)(cid:0)(cid:167)(cid:0)(cid:8)(cid:0)(cid:96)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)(cid:156)(cid:63)(cid:0)(cid:156)(cid:0)(cid:152)(cid:0)(cid:34)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:156)(cid:0)(cid:0)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

FUNCTION "+" (a: INTEGER, b: BIT) RETURN INTEGER IS BEGIN

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

4.5. Generic.

IF (b='1') THEN RETURN a+1; ELSE RETURN a; END IF;

END "+";

1/9/2012 8:05:22 PM 101 1/9/2012 8:05:22 PM 102 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

4.5. Generic.

(cid:3) (cid:34)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)](cid:0)(cid:130)(cid:0)(cid:0)](cid:0)(cid:152)(cid:0)(cid:96)(cid:63)(cid:0)](cid:63)(cid:0)(cid:63)(cid:65)(cid:152)(cid:63)(cid:0)](cid:119)(cid:0)(cid:0)

(cid:65)(cid:143)(cid:0)(cid:65)(cid:0)(cid:63)(cid:0)(cid:0)(cid:63)(cid:0)(cid:63)(cid:168)(cid:0)(cid:67)(cid:136)(cid:0)](cid:6)(cid:0)

(cid:6)(cid:9)(cid:6)(cid:0)(cid:0)(cid:62)(cid:0)(cid:62)ó(cid:6)

(cid:3) (cid:163)(cid:0)(cid:111)](cid:0)(cid:67)(cid:0)(cid:111)(cid:145)(cid:0)](cid:0)(cid:0)(cid:111)(cid:130)(cid:0)(cid:0)(cid:144)(cid:0)(cid:141)(cid:0)(cid:77)(cid:0)(cid:146)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)](cid:118)

(cid:6)(cid:10)(cid:6)(cid:0)(cid:0)(cid:63)(cid:113)(cid:0)(cid:62)(cid:6)

(cid:3) (cid:156)(cid:0)(cid:111)(cid:130)(cid:0)(cid:34)(cid:0)_](cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:133)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:0)(cid:131)(cid:0)(cid:63)(cid:0)

(cid:0)(cid:0)](cid:0)(cid:152)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:148)(cid:0)(cid:94)(cid:0)(cid:132)(cid:0)(cid:95)(cid:0)](cid:119)(cid:0) (cid:0)(cid:0)](cid:0)(cid:152)(cid:0)](cid:131)(cid:65)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:148)(cid:0)(cid:94)(cid:0)(cid:132)(cid:0)(cid:95)(cid:0)](cid:119)(cid:0)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)(cid:63)(cid:113)(cid:0)(cid:62)(cid:0)(cid:0)(cid:115)(cid:52)(cid:0)(cid:0)â(cid:0)(cid:45)(cid:6)

(cid:6)(cid:6)(cid:0)(cid:0)(cid:62)ó(cid:0)(cid:111)(cid:6)

GENERIC (parameter_name : parameter_type := parameter_value);

4.5. Generic.

1/9/2012 8:05:22 PM 103 1/9/2012 8:05:22 PM 104 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

4.5. Generic.

(cid:3) (cid:0)](cid:145)(cid:0)(cid:0)](cid:65)(cid:144)(cid:0)](cid:118)(cid:0)(cid:0)](cid:0)(cid:152)(cid:0)(cid:34)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:0)(cid:131)(cid:0)(cid:63)(cid:0)(cid:156)(cid:0)(cid:0)

(cid:3) (cid:0)(cid:163)(cid:0)(cid:0)(cid:142)(cid:0)(cid:111)(cid:149)](cid:0)(cid:63)]ê(cid:0)(cid:65)(cid:143)(cid:0)(cid:0)(cid:0)_(cid:65)(cid:145)(cid:0)(cid:34)(cid:0)(cid:77)(cid:0)(cid:0)(cid:67)(cid:0)(cid:34)(cid:0)(cid:0) (cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:140)(cid:0)(cid:111)(cid:149)](cid:0)(cid:67)(cid:0)(cid:0)](cid:65)(cid:0)(cid:111)(cid:0)_](cid:65)(cid:0)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:63)(cid:150)(cid:65)(cid:0)(cid:160)(cid:0)(cid:132)(cid:0)_í(cid:0)(cid:111)(cid:0)(cid:63)(cid:0) (cid:156)(cid:0)(cid:0)](cid:0)(cid:156)(cid:0)(cid:35)(cid:0)](cid:0)(cid:0)(cid:111)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)(cid:164)(cid:0)(cid:0)(cid:67)(cid:0) (cid:67)(cid:0)

(cid:0)(cid:52)ù

ENTITY my_entity IS ENTITY my_entity IS

GENERIC (n: INTEGER := 8; vector: BIT_VECTOR := "00001111");

GENERIC (n : INTEGER := 8); PORT (...);

END my_entity;

ARCHITECTURE my_architecture OF my_entity IS ... END my_architecture;

1/9/2012 8:05:22 PM 105 1/9/2012 8:05:22 PM 106 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

á(cid:103)(cid:0)(cid:14)(cid:0)(cid:0)(cid:124)(cid:0)(cid:35)(cid:0)(cid:35)

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

5 . 4 . G E N E R A T E

5 . 5 . B L O C K .

1/9/2012 8:05:22 PM 107 1/9/2012 8:05:22 PM 108 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5)

(cid:3)(cid:35)(cid:104)(cid:0)(cid:65)ó(cid:0)ú(cid:62)

(cid:3)(cid:0)(cid:67)(cid:147)](cid:0)(cid:35)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)(cid:111)(cid:153)(cid:63)(cid:0)](cid:158)(cid:65)

(cid:0)è(cid:133)(cid:0)(cid:0)](cid:148)(cid:0)](cid:163)(cid:0)](cid:156)(cid:0)(cid:77)(cid:0)(cid:111)(cid:133)(cid:0)(cid:77)(cid:0)(cid:164)(cid:0)](cid:147)(cid:0)(cid:130)(cid:65)(cid:0)](cid:158)(cid:65)(cid:0)(cid:111)(cid:65)(cid:145)(cid:0)](cid:65)(cid:147)(cid:0)(cid:130)(cid:65) (cid:0)](cid:63)(cid:0)(cid:133)(cid:0)](cid:133)(cid:0)(cid:167)(cid:0)](cid:157)

(cid:63)(cid:115)(cid:0)(cid:62)(cid:145) (cid:3)](cid:148)(cid:0)(cid:0)(cid:0)](cid:0)(cid:65)(cid:145)(cid:0)(cid:138)(cid:0)(cid:63)(cid:0)(cid:45)(cid:45)(cid:0)(cid:0)(cid:0)(cid:0)(cid:67)(cid:0)(cid:133)(cid:0) (cid:169)(cid:63)(cid:0)_](cid:65)(cid:0)_](cid:152)(cid:65)(cid:0)(cid:67)(cid:147)](cid:0)(cid:111)(cid:0)(cid:77)•(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)(cid:63)(cid:0)(cid:63)(cid:0)(cid:96)(cid:63)(cid:0)(cid:0)_](cid:152)(cid:65)(cid:0)_](cid:6)(cid:0)

(cid:0)è(cid:119)(cid:162)(cid:0)(cid:130)(cid:0)]](cid:0)(cid:166)(cid:0)(cid:0)(cid:154)(cid:63)(cid:0)(cid:67)(cid:63)(cid:65)(cid:0)(cid:118)(cid:0)(cid:131)

(cid:3)(cid:35)(cid:104)(cid:0)(cid:52). (cid:3)(cid:35)(cid:104)(cid:0)(cid:52).

(cid:3)(cid:0)(cid:67)(cid:147)](cid:0)(cid:63)(cid:0)(cid:63)(cid:0)_](cid:63)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:96)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)(cid:0)(cid:169)(cid:63)(cid:0)(cid:0)(cid:130)](cid:0)(cid:111)(cid:153)(cid:63)(cid:0)](cid:153)(cid:0)](cid:95)(cid:63)(cid:0)](cid:148)(cid:0) (cid:96)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)(cid:0)(cid:169)(cid:63)(cid:0)(cid:0)(cid:130)](cid:0)(cid:154)(cid:0)](cid:162)

(cid:0)è(cid:133)(cid:0)(cid:0)(cid:164)(cid:0)(cid:130)](cid:0)(cid:0)](cid:163)(cid:0)](cid:156)(cid:0)(cid:77)(cid:0)(cid:131)(cid:0)(cid:111)(cid:133)(cid:0)(cid:77)(cid:0)(cid:63)(cid:0)(cid:0)_](cid:165)(cid:0)(cid:164)(cid:0)(cid:130)](cid:0) (cid:0)(cid:133)(cid:0)](cid:131)(cid:65)(cid:0)(cid:0)(cid:156)(cid:0)](cid:157)(cid:0)(cid:77)(cid:0)(cid:156)(cid:0)(cid:77)(cid:63)(cid:0)](cid:131)(cid:0)](cid:153)(cid:65)(cid:0)(cid:0)](cid:65)(cid:147)(cid:0)

(cid:3)è(cid:145)(cid:0)(cid:0)(cid:169)(cid:63)(cid:0)(cid:0)(cid:130)](cid:0)(cid:0)(cid:133)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:0)(cid:67)(cid:147)](cid:0)(cid:133)(cid:0)(cid:169)

S o n g s o n g

1/9/2012 8:05:22 PM 109 1/9/2012 8:05:22 PM 110 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:7)(cid:5)(cid:0)(cid:67)(cid:0)(cid:0)(cid:124)(cid:0)(cid:61)(cid:0)(cid:61)

á(cid:103)(cid:0)(cid:14)(cid:0)(cid:0)(cid:124)(cid:0)(cid:35)(cid:0)(cid:35)

(cid:3)(cid:0)]](cid:0)](cid:133)(cid:0)(cid:0)(cid:111)(cid:0)(cid:0)](cid:145)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:63)(cid:0)(cid:0)(cid:67)(cid:147)](cid:0)(cid:63)(cid:0)(cid:63)

(cid:0)(cid:0)(cid:0)(cid:167)

(cid:0) ](cid:0)(cid:65)(cid:145)(cid:0)(cid:35)(cid:35)(cid:45)(cid:0)(cid:35)(cid:45)(cid:35)(cid:6)

(cid:0) ](cid:0)(cid:65)(cid:145)(cid:0)(cid:34)(cid:67)(cid:140)(cid:6)

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

(cid:0) ](cid:0)(cid:65)(cid:145)(cid:0)(cid:67)__](cid:152)(cid:65)(cid:6)

5 . 4 . G E N E R A T E

5 . 5 . B L O C K .

1/9/2012 8:05:22 PM 111 1/9/2012 8:05:22 PM 112 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5)

(cid:3)è(cid:0)(cid:67)(cid:0)](cid:0)(cid:118)(cid:0)(cid:131)(cid:0)](cid:132)(cid:0)(cid:111)(cid:145)(cid:0)(cid:130)(cid:0)(cid:0)(cid:111)(cid:130)(cid:0)(cid:67)(cid:147)](cid:0)(cid:63)(cid:0)(cid:63)

(cid:3)(cid:0)(cid:163)

(cid:3)(cid:0)(cid:0)(cid:167)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:111)(cid:145)(cid:0)](cid:169)(cid:0)](cid:65)(cid:147)(cid:0)(cid:156)(cid:0)(cid:130)](cid:0)(cid:154)(cid:0)](cid:162)(cid:0)(cid:132)(cid:0)_í

LIBRARY ieee; USE ieee.std_logic_1164.all; --------------------------------------------- ENTITY mux IS

PORT ( a, b, c, d, s0, s1: IN PORT ( a, b, c, d, s0, s1: IN STD_LOGIC; y: OUT STD_LOGIC);

(cid:3)(cid:157)(cid:65)(cid:0)(cid:0)(cid:130)](cid:0)](cid:165)(cid:0)(cid:130)(cid:0)(cid:0)](cid:145)(cid:0)(cid:96)(cid:63)(cid:0)(cid:0)(cid:77)(cid:65)(cid:143)(cid:0)(cid:67)(cid:147)](cid:0)(cid:111)(cid:118)(cid:0)(cid:63)(cid:65)(cid:131)(cid:0)](cid:118)(cid:0)(cid:67)(cid:0)(cid:167)(cid:0) (cid:163)(cid:63)(cid:0)(cid:0)(cid:67)(cid:147)](cid:0)(cid:133)(cid:0)(cid:169)](cid:0)(cid:96)(cid:0)(cid:111)(cid:0)_](cid:63)(cid:0)](cid:131)(cid:65)(cid:0)(cid:67)(cid:0)(cid:130)](cid:0)(cid:6)

END mux; --------------------------------------------- ARCHITECTURE pure_logic OF mux IS BEGIN y <= (a AND NOT s1 AND NOT s0) OR

(b AND NOT s1 AND s0) OR (c AND s1 AND NOT s0) OR (d AND s1 AND s0);

END pure_logic;

1/9/2012 8:05:22 PM 113 1/9/2012 8:05:22 PM 114 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5)

á(cid:103)(cid:0)(cid:14)(cid:0)(cid:0)(cid:124)(cid:0)(cid:35)(cid:0)(cid:35)

(cid:3)(cid:143)(cid:0)(cid:131)(cid:0)(cid:0)](cid:151)(cid:63)

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

5 . 4 . G E N E R A T E

5 . 5 . B L O C K .

1/9/2012 8:05:22 PM 115 1/9/2012 8:05:22 PM 116 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)With WHEN/ELSE

outp <=

(cid:3)(cid:0)(cid:8)(cid:0)é(cid:0)á(cid:0)(cid:61)(cid:63)(cid:14) (cid:0)W

H E N / E L S E ( S i m p l e W h e n ) A s s g m e n t W H E N c o n d i t i o n E L S E

"000" WHEN (inp='0' OR reset='1') ELSE "001" WHEN ctl='1' ELSE "010"; "010";

(cid:5)(cid:5)

(cid:3)(cid:0)(cid:139)(cid:14)With WITH/SELECT/WHEN

A s s g m e n t W H E N c o n d i t i o n E L S E A s s g m e n t W H E N c o n d i t i o n E L S E

(cid:0)W

I T H / S E L E C T / W H E N ( S e l e c t e d W h e n )

WITH control SELECT output <=

W I T H i n d e n t i f i e r S E L E C T

"000" WHEN reset, "111" WHEN set,

A s s g m e n t W H E N v a l u e ,

UNAFFECTED WHEN OTHERS;

(cid:5)(cid:5)

A s s g m e n t W H E N v a l u e ,

1/9/2012 8:05:22 PM 117 1/9/2012 8:05:22 PM 118 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)(cid:122)(cid:0)(cid:52)(cid:120)(cid:0)(cid:77) (cid:130)(cid:0)(cid:52)ù(cid:0)(cid:0)(cid:28)(cid:9)(cid:28)(cid:34)(cid:28)(cid:0)

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)(cid:122)(cid:0)(cid:52)(cid:120)(cid:0)(cid:77) (cid:130)(cid:0)(cid:52)ù(cid:0)(cid:0)WITH/SELECT/WHEN LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mux IS

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mux IS

PORT ( a, b, c, d: IN STD_LOGIC; sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0); y: OUT STD_LOGIC); y: OUT STD_LOGIC);

PORT ( a, b, c, d: IN STD_LOGIC; sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0); sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0); y: OUT STD_LOGIC);

END mux; ARCHITECTURE mux1 OF mux IS

BEGIN

END mux; ARCHITECTURE mux2 OF mux IS BEGIN WITH sel SELECT

y <=

y <= a WHEN sel="00" ELSE b WHEN sel="01" ELSE c WHEN sel="10" ELSE d;

a WHEN "00", b WHEN "01", c WHEN "10", d WHEN OTHERS;

END mux1;

END mux2;

1/9/2012 8:05:22 PM 119 1/9/2012 8:05:22 PM 120 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)(cid:113)(cid:0)à(cid:0)(cid:0)(cid:62)Y(cid:98)(cid:0)(cid:62)(cid:52)(cid:6)

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY encoder IS

PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));

LIBRARY ieee; USE ieee.std_logic_1164.all; ---------------------------------------------- ENTITY tri_state IS PORT ( ena: IN STD_LOGIC; PORT ( ena: IN STD_LOGIC;

input: IN STD_LOGIC_VECTOR (7 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END encoder; END encoder; ARCHITECTURE encoder1 OF encoder IS BEGIN y <=

END tri_state; ---------------------------------------------- ARCHITECTURE tri_state OF tri_state IS BEGIN

output <= input WHEN (ena='0') ELSE (OTHERS => 'Z');

"000" WHEN x="00000001" ELSE "001" WHEN x="00000010" ELSE "010" WHEN x="00000100" ELSE "011" WHEN x="00001000" ELSE "100" WHEN x="00010000" ELSE "101" WHEN x="00100000" ELSE "110" WHEN x="01000000" ELSE "111" WHEN x="10000000" ELSE "ZZZ";

END tri_state;

END encoder1;

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)Encoder. WHEN/ELSE

1/9/2012 8:05:22 PM 121 1/9/2012 8:05:22 PM 122 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

á(cid:103)(cid:0)(cid:14)(cid:0)(cid:0)(cid:124)(cid:0)(cid:35)(cid:0)(cid:35)

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY encoder IS

PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));

(cid:3)(cid:0)(cid:139)(cid:14)(cid:0)Encoder. WITH/SELECT/WHEN

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

END encoder; END encoder; ARCHITECTURE encoder2 OF encoder IS ARCHITECTURE encoder2 OF encoder IS BEGIN WITH x SELECT y <=

5 . 4 . G E N E R A T E

"000" WHEN "00000001", "001" WHEN "00000010", "010" WHEN "00000100", "011" WHEN "00001000", "100" WHEN "00010000", "101" WHEN "00100000", "110" WHEN "01000000", "111" WHEN "10000000", "ZZZ" WHEN OTHERS;

END encoder2;

5 . 5 . B L O C K .

1/9/2012 8:05:22 PM 123 1/9/2012 8:05:22 PM 124 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:3)(cid:0)(cid:163)

(cid:3)(cid:34)(cid:0)(cid:67)(cid:0)(cid:156)(cid:0)_](cid:152)(cid:65)(cid:0)(cid:67)(cid:147)](cid:0)(cid:63)(cid:0)(cid:63)(cid:0)_](cid:0) (cid:0)](cid:0)](cid:0)(cid:67)(cid:140)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)(cid:156)(cid:0)(cid:111)(cid:130)(cid:0)(cid:67)(cid:147)](cid:0)(cid:156)(cid:0)(cid:152)(cid:0)(cid:67)(cid:133) (cid:0)](cid:119)(cid:158)(cid:63)(cid:0)(cid:96)(cid:63)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)

label: FOR identifier IN range GENERATE (concurrent assignments) (concurrent assignments) END GENERATE;

SIGNAL x: BIT_VECTOR (7 DOWNTO 0); SIGNAL y: BIT_VECTOR (15 DOWNTO 0); SIGNAL z: BIT_VECTOR (7 DOWNTO 0); ... G1: FOR i IN x'RANGE GENERATE G1: FOR i IN x'RANGE GENERATE z(i) <= x(i) AND y(i+8); END GENERATE;

(cid:0)(cid:0)](cid:145)(cid:0)(cid:96)(cid:63)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)](cid:119)(cid:158)(cid:63)(cid:0)_(cid:143)(cid:0)](cid:162)(cid:0)](cid:119)(cid:0)

(cid:3) ](cid:95)(cid:0)(cid:110)(cid:0)(cid:0)(cid:136)(cid:0)(cid:164)(cid:0)(cid:63)(cid:0)](cid:131)(cid:65)(cid:0)(cid:67)(cid:0)(cid:63)(cid:65)(cid:0)(cid:149)(cid:0)ê]

(cid:3)(cid:0)(cid:139)(cid:0)(cid:97)é(cid:0)(cid:0)(cid:124)(cid:0)(cid:61)(cid:63)(cid:0)(cid:61)(cid:119)(cid:0)(cid:0)(cid:62)(cid:131)(cid:0)(cid:137)(cid:0)(cid:97)á(cid:137)

5 . 4 . G E N E R A T E 5 . 4 . G E N E R A T E

label1: FOR identifier IN range GENERATE ... label2: IF condition GENERATE (concurrent assignments) END GENERATE; ... END GENERATE;

N o t O K : F O R i I N 0 T O c h o i c e G E N E R A T E ( c o n c u r r e n t s t a t e m e n t s ) E N D G E N E R A T E ;

1/9/2012 8:05:22 PM 125 1/9/2012 8:05:22 PM 126 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

5 . 4 . G E N E R A T E

á(cid:103)(cid:0)(cid:14)(cid:0)(cid:0)(cid:124)(cid:0)(cid:35)(cid:0)(cid:35)

(cid:3) ](cid:95)(cid:0)(cid:110)(cid:65)(cid:143)(cid:6)(cid:0)(cid:0)(cid:136)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)(cid:0)](cid:65)(cid:147)(cid:0)(cid:67)(cid:65)(cid:67)-driver.

Ok: FOR i IN 0 to 7 GENERATE

(cid:65)(cid:6)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)(cid:35)(cid:0)(cid:65)(cid:6)(cid:0)(cid:0)(cid:65)(cid:6)(cid:6)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)(cid:45)(cid:0)(cid:103)(cid:104)

END GENERATE; END GENERATE;

NOT_Ok: FOR i IN 0 to 7 GENERATE

(cid:0)(cid:0)(cid:104)(cid:104)(cid:104)(cid:104)(cid:0)(cid:35)(cid:0)(cid:65)(cid:6)(cid:0)(cid:0)(cid:65)(cid:6)(cid:6)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)(cid:45)(cid:0)(cid:103)(cid:104)

(cid:5)(cid:7)(cid:5)(cid:0)(cid:35)(cid:0)(cid:61)(cid:0)(cid:64)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:8)(cid:5)(cid:35)(cid:143)(cid:0)(cid:139)(cid:0)(cid:67)(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:97)ó(cid:0)(cid:5)

END GENERATE;

NOT_Ok: FOR i IN 0 to 7 GENERATE

5 . 4 . G E N E R A T E

(cid:0)(cid:0)(cid:0)(cid:8)(cid:0)(cid:35)(cid:0)(cid:65)(cid:6)(cid:0)(cid:103)(cid:104)

END GENERATE;

5 . 5 . B L O C K .

1/9/2012 8:05:22 PM 127 1/9/2012 8:05:22 PM 128 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

5 . 5 . B L O C K . 5 . 5 . B L O C K .

(cid:3) (cid:28)(cid:0)(cid:0)(cid:133)(cid:62)(cid:0)(cid:146)(cid:0)(cid:62)(cid:63)í(cid:62)(cid:0)(cid:0)(cid:0)á•(cid:52)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:120)(cid:0)(cid:0) (cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:52)(cid:0)(cid:62)(cid:0)(cid:0)(cid:0)(cid:62)(cid:52)(cid:120)(cid:62)(cid:0)(cid:120)(cid:5)

(cid:3)ò(cid:0)(cid:52)(cid:124)(cid:0)(cid:65)(cid:145)(cid:0)(cid:0)(cid:64)(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:0)(cid:140)(cid:0)(cid:0)(cid:124)(cid:4)(cid:0)(cid:0)(cid:0)(cid:133)(cid:62)(cid:0)(cid:62)í(cid:0) (cid:67)(cid:0)(cid:67)(cid:62)(cid:0)(cid:45)(cid:52)ò(cid:63)(cid:0)(cid:61)(cid:0)(cid:61)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:0)é(cid:52)(cid:0)(cid:64)(cid:0)(cid:62)(cid:0)(cid:7)(cid:0)(cid:28)(cid:5)

(cid:3)(cid:132)(cid:52)(cid:0)(cid:28)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:4)(cid:0)(cid:52)ò(cid:63)(cid:0)(cid:144)(cid:0)(cid:52)(cid:124)(cid:63)(cid:4)(cid:0)ì(cid:0)(cid:61)(cid:129)(cid:0)(cid:5)

(cid:3)(cid:52)(cid:0)(cid:0)(cid:0)(cid:63)(cid:130)(cid:0)á(cid:103)(cid:0)(cid:62)(cid:0)ô(cid:0)(cid:97)ù(cid:0)(cid:64)(cid:0)ô(cid:0)(cid:63)è(cid:0)(cid:96)(cid:0)(cid:103)(cid:5) (cid:3)(cid:52)(cid:0)(cid:0)(cid:0)(cid:63)(cid:130)(cid:0)á(cid:103)(cid:0)(cid:62)(cid:0)ô(cid:0)(cid:97)ù(cid:0)(cid:64)(cid:0)ô(cid:0)(cid:63)è(cid:0)(cid:96)(cid:0)(cid:103)(cid:5)

(cid:3)ê(cid:62)(cid:0)(cid:141)(cid:0)(cid:97)(cid:129)(cid:52)(cid:0)(cid:62)á(cid:137)(cid:0)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:115)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0) (cid:3)ê(cid:62)(cid:0)(cid:141)(cid:0)(cid:97)(cid:129)(cid:52)(cid:0)(cid:62)á(cid:137)(cid:0)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:115)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0) (cid:140)(cid:0)(cid:19)(cid:27)(cid:34)(cid:0)(cid:62)(cid:0)(cid:97)ó(cid:63)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:140)(cid:0)(cid:28)(cid:5)

(cid:3)(cid:0)(cid:67)

(cid:3)(cid:28)(cid:0)(cid:0)(cid:52)(cid:0)é(cid:52)(cid:5)

5 . 5 . 1 . S i m p l e B L O C K

(cid:0)S (cid:0)G

l a b e l : B L O C K i m p l e B L O C K . [ d e c l a r a t i v e p a r t ] B E G I N u a r d e d B L O C K . ( c o n c u r r e n t s t a t e m e n t s ) E N D B L O C K l a b e l ;

1/9/2012 8:05:22 PM 129 1/9/2012 8:05:22 PM 130 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

5 . 5 . B L O C K .

(cid:5)(cid:5)(cid:0)(cid:28)(cid:1)(cid:62)(cid:52)(cid:120)(cid:2)(cid:5)

(cid:3)(cid:133)(cid:62)(cid:0)(cid:28)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:97)(cid:118)(cid:62)(cid:0)(cid:62)(cid:0)(cid:133)(cid:62)(cid:0)(cid:28)(cid:0)(cid:67)(cid:5)

5 . 5 . 2 . g u a r d e d B L O C K

(cid:0)(cid:0)(cid:67) l

(cid:3)(cid:0)(cid:7)(cid:0)é(cid:0)(cid:28)(cid:0)(cid:97)(cid:118)(cid:0)(cid:45)(cid:52)(cid:124)(cid:62)(cid:4)(cid:0)(cid:0)(cid:141)(cid:0)(cid:133)(cid:62)(cid:0)(cid:45)(cid:52)ò(cid:63)(cid:0)(cid:62)(cid:141)(cid:0)g (cid:3)(cid:28)(cid:0)(cid:125)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:62)(cid:145)(cid:0)(cid:52)(cid:124)(cid:0)(cid:52)(cid:0)(cid:97)(cid:52)ó(cid:63)(cid:0)(cid:52)(cid:124)(cid:0)(cid:97)(cid:0)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:0)

(cid:3)(cid:0)(cid:67)

u a r d e x p r e s s i o n . a b e l 1 : B L O C K [ d e c l a r a t i v e p a r t o f t o p b l o c k ] g u a r d e x p r e s s i o n = T R U E . B E G I N B E G I N [ c o n c u r r e n t s t a t e m e n t s o f t o p b l o c k ] l a b e l 2 : B L O C K l a b e l : B L O C K ( g u a r d e x p r e s s i o n ) [ d e c l a r a t i v e p a r t n e s t e d b l o c k ] [ d e c l a r a t i v e p a r t ] B E G I N ( c o n c u r r e n t s t a t e m e n t s o f n e s t e d b l o c k ) B E G I N E N D B L O C K l a b e l 2 ; ( c o n c u r r e n t g u a r d e d a n d u n g u a r d e d s t a t e m e n t s ) [ m o r e c o n c u r r e n t s t a t e m e n t s o f t o p b l o c k ] E N D B L O C K l a b e l 1 ; E N D B L O C K l a b e l ;

1/9/2012 8:05:22 PM 131 1/9/2012 8:05:22 PM 132 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

5 . 5 . B L O C K . 5 . 5 . B L O C K .

. (cid:6)(cid:20)(cid:8)(cid:34)(cid:12)(cid:21)(cid:17)(cid:31)D

. (cid:6)(cid:20)(cid:8)(cid:34) (cid:10)(cid:32)(cid:17)(cid:16)(cid:35)(cid:8)(cid:34)(cid:13)(cid:9)G = 1 (cid:62)q

i c

g (cid:64)(cid:139)_k

- (cid:99)(cid:0)(cid:110)(cid:0)í(cid:0)(cid:98)(cid:0)(cid:0)(cid:45)(cid:14)(cid:8)(cid:73)

5 . 5 . 3 u a r d e d B L O C K . 5 . 5 . 3 F F . L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; T r o n h l k < = d . - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - L I B R A R Y i e e e ; E N T I T Y d f f I S U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; P O R T ( d , c l k , r s t : I N S T D _ L O G I C ; E N T I T Y l a t c h I S q : O U T S T D _ L O G I C ) ; q : O U T S T D _ L O G I C ) ; P O R T ( d , c l k : I N S T D _ L O G I C ; E N D d f f ; q : O U T S T D _ L O G I C ) ; - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - E N D l a t c h ; A R C H I T E C T U R E d f f O F d f f I S A R C H I T E C T U R E l a t c h O F l a t c h I S B E G I N B E G I N b 1 : B L O C K ( c l k ' E V E N T A N D c l k = ' 1 ' ) b 1 : B L O C K ( c l k = ' 1 ' ) B E G I N B E G I N q < = G U A R D E D ' 0 ' W H E N r s t = ' 1 ' E L S E d ; q < = G U A R D E D d ; - E N D B L O C K b 1 ; E N D B L O C K b 1 ; E N D d f f ; E N D l a t c h ;

1/9/2012 8:05:22 PM 133 1/9/2012 8:05:22 PM 134 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:5)(cid:8)(cid:5)(cid:0)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:64)(cid:0)(cid:45)(cid:52)(cid:120)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:5) (cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35)(cid:5) (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:5) (cid:5)(cid:5)(cid:0)(cid:0)(cid:139)(cid:5)

6 . 1 . P R O C E S S .

1/9/2012 8:05:22 PM 135 1/9/2012 8:05:22 PM 136 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:3)(cid:28)(cid:48)(cid:52)(cid:52)(cid:0)(cid:110)(cid:0)í(cid:0)(cid:98)(cid:0)à(cid:0)(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:48)(cid:0)

(cid:3)(cid:28)(cid:48)(cid:52)(cid:52)(cid:0)(cid:45)(cid:0)(cid:8)(cid:0)(cid:103)(cid:0)(cid:45)(cid:98)(cid:0)(cid:90)(cid:0)í(cid:0)(cid:112)(cid:0)=(cid:25)(cid:0)(cid:110)(cid:0)(cid:0)(cid:93)(cid:0) (cid:48)(cid:0)(cid:0)(cid:63)(cid:0)(cid:62)(cid:0)(cid:108)(cid:0)(cid:67)(cid:0)(cid:0)(cid:52)(cid:13)

6 . 1 . P R O C E S S . 6 . 1 . P R O C E S S .

(cid:56)(cid:0)á(cid:5)(cid:0)

s e n s i t i v i t y l i s t

(cid:22)(cid:15)(cid:10)(cid:19)(cid:15):

(cid:3)(cid:96)(cid:0)(cid:96)(cid:14)(cid:0)

[ l a b e l : ] P R O C E S S ( s e n s i t i v i t y l i s t )

(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:45)(cid:0)(cid:64)(cid:0)(cid:64)(cid:52)(cid:45)(cid:0)(cid:0)(cid:62)_(cid:0)ù(cid:5)

[ V A R I A B L E n a m e t y p e [ r a n g e ] [ : = i n i t i a l _ v a l u e ; ] ]

B E G I N

(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:136)(cid:52)(cid:0)(cid:97)(cid:115)(cid:63)(cid:0)(cid:140)(cid:0)(cid:45)(cid:52)(cid:120)(cid:0)(cid:125)(cid:0)(cid:0)(cid:62)(cid:67)(cid:0)(cid:139)(cid:0)(cid:62)(cid:0)(cid:0)(cid:128)(cid:5)

( s e q u e n t i a l c o d e )

E N D P R O C E S S [ l a b e l ] ;

1/9/2012 8:05:22 PM 137 1/9/2012 8:05:22 PM 138 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:8)(cid:5)(cid:5)(cid:0)(cid:0)(cid:139)(cid:0)(cid:64)ó(cid:0)(cid:34)(cid:35)(cid:35)(cid:5)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

--------------------------------------- LIBRARY ieee; USE ieee.std_logic_1164.all; --------------------------------------- ENTITY dff IS

PORT ( d, clk, rst: IN STD_LOGIC;

q: OUT STD_LOGIC);

END dff; --------------------------------------- --------------------------------------- ARCHITECTURE behavior OF dff IS BEGIN

PROCESS (rst, clk) BEGIN

IF (rst='1') THEN

q <= '0';

ELSIF (clk'EVENT AND clk='1') THEN

q <= d;

(cid:97)(cid:0)(cid:95)(cid:0)](cid:0)(cid:119)(cid:158)(cid:0)(cid:119)(cid:118)(cid:63)(cid:0)(cid:0)(cid:0)](cid:65)(cid:147) (cid:45)(cid:0)](cid:0)(cid:169)(cid:0)(cid:165)(cid:0) -(cid:143)(cid:0)(cid:45)(cid:0)(cid:0)(cid:103)(cid:104)(cid:0)](cid:0)(cid:0)(cid:103)(cid:104) -(cid:63)(cid:119)(cid:162)(cid:0)(cid:67)(cid:130)(cid:65) (cid:8)(cid:0)(cid:143)(cid:0)(cid:0)](cid:145)(cid:0)(cid:166)(cid:0)(cid:0)(cid:67)(cid:0)(cid:0)](cid:0)(cid:0) (cid:8)(cid:0)(cid:0)(cid:67)(cid:130)(cid:65)(cid:0)](cid:0)](cid:147)(cid:0)(cid:63)(cid:65)(cid:168)(cid:0)(cid:63)(cid:0)(cid:130)(cid:63)(cid:0)](cid:65)

END IF; END PROCESS;

1 2 3 4 5 6 7 8 9 9 10 11 12 13 14 15 16 17 18 19 20 21

END behavior; ---------------------------------------

6 . 1 . P R O C E S S .

1/9/2012 8:05:22 PM 139 1/9/2012 8:05:22 PM 140 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:8)(cid:5)(cid:0)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:64)(cid:0)(cid:45)(cid:52)(cid:120)(cid:5)

(cid:0)V

(cid:3)(cid:0)(cid:52)(cid:0)(cid:67)(cid:0)(cid:62)(cid:63)_ó(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:97)(cid:133)(cid:14)(cid:0)(cid:45)ì(cid:0)(cid:35)(cid:27)(cid:19)(cid:0)(cid:64)(cid:0)(cid:19)(cid:34)(cid:27)(cid:19)(cid:5) (cid:0)S

(cid:1) (cid:125)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:67)(cid:0)(cid:97)é(cid:0)(cid:124)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:1)(cid:61)(cid:4)(cid:0)(cid:63)(cid:62)(cid:52)(cid:4)(cid:0)(cid:63)(cid:5)

(cid:1) (cid:0)(cid:62)ò(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:19)(cid:28)(cid:19)(cid:4)(cid:0)(cid:27)(cid:4)(cid:0)(cid:19)(cid:34)(cid:27)(cid:34)(cid:5)

(cid:1) (cid:67)(cid:0)(cid:45)ì(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:0)(cid:14) (cid:1) (cid:67)(cid:0)(cid:45)ì(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:0)(cid:14)

(cid:1) (cid:67)(cid:0)(cid:45)ì(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:0)(cid:16) (cid:1) (cid:67)(cid:0)(cid:45)ì(cid:0)(cid:62)(cid:67)(cid:0)(cid:62)(cid:143)(cid:0)(cid:16)

(cid:1) é(cid:0)(cid:64)(cid:52)(cid:0)(cid:62)(cid:67)(cid:0)(cid:139)(cid:0)(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:5)

(cid:1) é(cid:0)(cid:64)(cid:52)(cid:0)(cid:62)(cid:67)(cid:0)(cid:139)(cid:0)(cid:0)(cid:62)(cid:0)(cid:139)(cid:5)

(cid:1) (cid:0)(cid:34)(cid:35)(cid:35)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:140)(cid:0)(cid:64)(cid:52)(cid:45)(cid:0)(cid:97)á(cid:137)(cid:0)í(cid:0)í(cid:62)(cid:0)_(cid:0)í(cid:0)(cid:62)(cid:141)

(cid:1) (cid:0)(cid:34)(cid:35)(cid:35)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:140)(cid:0)(cid:61)(cid:52)(cid:0)(cid:125)(cid:0)(cid:97)á(cid:137)(cid:0)í(cid:0)í(cid:62)(cid:0)(cid:136)(cid:0)(cid:62)•(cid:52)(cid:0)(cid:97)(cid:52)ò(cid:0)(cid:62)á(cid:134)(cid:0) (cid:52)(cid:0)(cid:120)(cid:62)(cid:0)(cid:62)(cid:0)(cid:34)(cid:35)(cid:35)(cid:5)

(cid:1) (cid:120)(cid:63)(cid:0)(cid:63)(cid:129)(cid:0)(cid:62)(cid:63)_ó(cid:0)(cid:63)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:52)(cid:45)(cid:0)(cid:0)(cid:52)(cid:0)(cid:34)(cid:35)(cid:35)(cid:0)(cid:62)(cid:0)è(cid:52)(cid:0)(cid:67)(cid:0) (cid:63)(cid:0)(cid:133)(cid:62)(cid:0)(cid:62)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:67)(cid:5)

A R I A B L E : I G N A L :

1/9/2012 8:05:22 PM 141 1/9/2012 8:05:22 PM 142 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:5)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:3)(cid:27)(cid:4)(cid:0)(cid:19)(cid:27)(cid:4)(cid:0)(cid:19)(cid:35)(cid:4)(cid:0)(cid:64)(cid:0)(cid:0)(cid:0)(cid:67)(cid:0)(cid:63)(cid:0)(cid:124)(cid:0)(cid:97)(cid:129)(cid:52)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5)(cid:0)

o (cid:97)(cid:4)(cid:125)(cid:62)ò(cid:97)á(cid:137)(cid:61)(cid:143)(cid:139)(cid:45)t

N (cid:118)P

6 . 1 . P R O C E S S . D r o n g P R O C E S S , F U N C T I O R O C E D U R E .

(cid:22)(cid:15)(cid:10)(cid:19)(cid:15):

I F c o n d i t i o n s T H E N a s s i g n m e n t s ;

E L S I F c o n d i t i o n s T H E N a s s i g n m e n t s ;

. . .

E L S E a s s i g n m e n t s ;

E N D I F ;

1/9/2012 8:05:22 PM 143 1/9/2012 8:05:22 PM 144 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:1)(cid:0)(cid:138)(cid:2)(cid:5)

(cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:1)(cid:0)(cid:138)(cid:2)(cid:5) (cid:3)=(cid:62)(cid:0)(cid:111)(cid:9)(cid:5)(cid:0)(cid:16)â(cid:0)(cid:95)(cid:0)â(cid:0)(cid:115)(cid:0)(cid:52)(cid:103)(cid:0)(cid:91)(cid:0)

(cid:3)(cid:0)(cid:139)(cid:7)

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y c o u n t e r I S P O R T ( c l k : I N S T D _ L O G I C ; d i g i t : O U T I N T E G E R R A N G E 0 T O 9 ) ; I F ( x < y ) T H E N t e m p : = " 1 1 1 1 1 1 1 1 " ; E N D c o u n t e r ; A R C H I T E C T U R E m y _ c o u n t e r O F c o u n t e r I S B E G I N B E G I N c o u n t : P R O C E S S ( c l k ) E L S I F ( x = y A N D w = ' 0 ' ) T H E N t e m p : = " 1 1 1 1 0 0 0 0 " ; V A R I A B L E t e m p : I N T E G E R R A N G E 0 T O 1 0 ; B E G I N I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N t e m p : = t e m p + 1 ; I F ( t e m p = 1 0 ) T H E N t e m p : = 0 ; E L S E t e m p : = ( O T H E R S = > ' 0 ' ) ; E N D I F ; E N D I F ; d i g i t < = t e m p ; E N D P R O C E S S c o u n t ; E N D m y _ c o u n t e r ;

1/9/2012 8:05:22 PM 145 1/9/2012 8:05:22 PM 146 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

6 . 1 . P R O C E S S .

(cid:3) (cid:0)(cid:62)(cid:67)(cid:0)(cid:19)(cid:27)(cid:0)(cid:97)(cid:52)(cid:0)(cid:52)(cid:0)(cid:62)á(cid:103)(cid:0)(cid:62)(cid:145)(cid:0)á(cid:0)(cid:27)(cid:0)á(cid:0)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:63)(cid:0) é(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:103)(cid:5) (cid:3) (cid:120)(cid:63)(cid:0)(cid:0)(cid:0)(cid:19)(cid:27)(cid:0)(cid:62)(cid:0)(cid:62)(cid:0)(cid:61)(cid:61)(cid:0)(cid:0)(cid:0)s

e n s i t i v i t y l i s t

A I T u n t i l s i g n a l _ c o n d i t i o n ;

A I T O N s i g n a l 1 [ , s i g n a l 2 , . . . ] ;

(cid:3)(cid:67)(cid:0)é(cid:0)(cid:140)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:0)W (cid:0)W (cid:0)W

A I T F O R t i m e ;

1/9/2012 8:05:22 PM 147 1/9/2012 8:05:22 PM 148 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

WAIT UNTIL

(cid:0)(cid:163)(cid:0)(cid:77)(cid:144)(cid:0)(cid:0)(cid:0)

t (cid:108)(cid:62)(cid:98)r

t (cid:104)â

T h a n h g h i 8 b i e s e

P R O C E S S - - n o s e n s i t i v i t y l i s t

B E G I N

t (cid:0)(cid:19)(cid:27)(cid:0)(cid:27)(cid:0)(cid:0)è(cid:52)(cid:0)

W A I T U N T I L ( c l k ' E V E N T A N D c l k = ' 1 ' ) ; W A I T U N T I L ( c l k ' E V E N T A N D c l k = ' 1 ' ) ; e n s i t i v i t y l i s I F ( r s t = ' 1 ' ) T H E N

o u t p u t < = " 0 0 0 0 0 0 0 0 " ;

(cid:3)(cid:19)(cid:27)(cid:0)(cid:27)(cid:0)(cid:0)(cid:125)(cid:0)ê(cid:0)í(cid:0)(cid:7)(cid:0)(cid:62)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:63)_(cid:0)ê(cid:62)(cid:4)(cid:0)(cid:62)(cid:0)(cid:137)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0) (cid:0)(cid:124)(cid:0)(cid:97)(cid:130)(cid:0)(cid:45)(cid:133)(cid:0)(cid:103)(cid:0)(cid:0)(cid:0)(cid:97)(cid:130)(cid:0)(cid:45)(cid:133)(cid:0)(cid:5) (cid:3) (cid:0)(cid:61)(cid:61)(cid:0)(cid:0)(cid:0)s (cid:0)(cid:124)(cid:0)(cid:97)(cid:115)(cid:63)(cid:0)(cid:62)(cid:52)(cid:0)(cid:140)(cid:0)(cid:61)(cid:61)(cid:4)(cid:0)(cid:0)(cid:0)(cid:61)(cid:61)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:62)(cid:145)(cid:0)(cid:52)(cid:124)(cid:0) (cid:132)(cid:52)(cid:0)(cid:52)(cid:0)(cid:97)(cid:52)ó(cid:63)(cid:0)(cid:52)(cid:124)(cid:0)(cid:97)(cid:52)(cid:0)(cid:0)(cid:19)(cid:27)(cid:0)(cid:27)(cid:0)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:62)(cid:128)(cid:0)(cid:5)

E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N

o u t p u t < = i n p u t ;

E N D I F ;

E N D P R O C E S S ;

1/9/2012 8:05:22 PM 149 1/9/2012 8:05:22 PM 150 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:163)(cid:0)(cid:77)(cid:144)(cid:0)(cid:67)(cid:147)](cid:0)

WAIT ON

(cid:0)(cid:108)(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:52)(cid:0)(cid:66)(cid:0)(cid:104)(cid:0)â(cid:0)

(cid:3) (cid:19)(cid:27)(cid:0)(cid:0)ê(cid:0)í(cid:0)(cid:133)(cid:62)(cid:0)(cid:0)(cid:61)(cid:67)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:62)(cid:0)(cid:52)(cid:124)(cid:63)(cid:5)

(cid:34)(cid:35)(cid:35)(cid:0)(cid:61)(cid:119)(cid:0)(cid:45)ú(cid:0)(cid:62)(cid:0)(cid:0)(cid:97)(cid:120)(cid:0)(cid:52)(cid:0)(cid:7)(cid:0)(cid:62)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:45)ê(cid:62)(cid:0)(cid:102)(cid:0)(cid:62)(cid:0)(cid:0)(cid:61)(cid:67)(cid:0)(cid:97)(cid:0)(cid:62)_(cid:0)(cid:97)(cid:131)(cid:52)(cid:5)

l i b r a r y I E E E ; u s e I E E E . S T D _ L O G I C _ 1 1 6 4 . a l l ; e n t i t y D F F i s P o r t ( d , c l k , r s t : i n s t d _ l o g i c ;

(cid:6)(cid:20)(cid:0)(cid:8)(cid:34)(cid:31)(cid:0)(cid:0)(cid:0)(cid:0)(cid:108)(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:52)(cid:0)(cid:66)(cid:0)(cid:104)(cid:0)â(cid:0)

- (cid:97)(cid:137)(cid:52)(cid:0)(cid:61)(cid:145)(cid:0)(cid:62)_(cid:0)(cid:97)(cid:131)(cid:52)(cid:0)(cid:140)(cid:0)(cid:4)(cid:0)(cid:61)(cid:62)

(cid:67)(cid:0)(cid:0)(cid:28):8(cid:30)(cid:30)(cid:0)(cid:110)(cid:0)í(cid:0)(cid:98)(cid:0)(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:45)(cid:0)(cid:48)(cid:93)(cid:0)(cid:52)(cid:0)(cid:56)(cid:0)á

q : o u t s t d _ l o g i c ) ; P R O C E S S e n d D F F ; B E G I N B E G I N a r c h i t e c t u r e D F F o f D F F i s a r c h i t e c t u r e D F F o f D F F i s W A I T O N c l k , r s t ; - b e g i n I F ( r s t = ' 1 ' ) T H E N p r o c e s s o u t p u t < = " 0 0 0 0 0 0 0 0 " ; b e g i n E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N w a i t o n r s t , c l k ; o u t p u t < = i n p u t ; i f ( r s t = ' 1 ' ) t h e n q < = ' 0 ' ; e l s i f ( c l k ' E v e n t a n d c l k = ' 1 ' ) t h e n q < = d ; E N D I F ; e n d i f ; E N D P R O C E S S ; e n d p r o c e s s ; e n d D F F ;

1/9/2012 8:05:23 PM 151 1/9/2012 8:05:23 PM 152 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:163)(cid:0)(cid:77)(cid:144)(cid:0)(cid:67)(cid:147)](cid:0)

(cid:0)(cid:108)(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:52)(cid:0)(cid:66)(cid:0)(cid:104)(cid:0)â(cid:0)

(cid:0)(cid:67)

(cid:19)(cid:27)(cid:0)(cid:34)(cid:0)(cid:125)(cid:0)(cid:0)(cid:97)ò(cid:0)(cid:0)(cid:128)(cid:5)(cid:0)(cid:0)(cid:139)(cid:14)(cid:0)(cid:19)(cid:27)(cid:0)(cid:34)(cid:0)(cid:61),(cid:0)

(cid:24)(cid:95)(cid:0)(cid:0)(cid:66)(cid:0)(cid:102)

W A I T F O R t i m e ;

1/9/2012 8:05:23 PM 153 1/9/2012 8:05:23 PM 154 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:163)(cid:0)(cid:77)(cid:144)(cid:0)(cid:67)(cid:147)](cid:0)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:16)â(cid:0)(cid:95)(cid:0)â(cid:0)(cid:115)(cid:0)(cid:52)(cid:103)(cid:0)(cid:91)(cid:0)(cid:0)(cid:7)(cid:0)(cid:0) 9

(cid:0) 0

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y c o u n t e r I S 6 . 1 . P R O C E S S . P O R T ( c l k : I N S T D _ L O G I C ; d i g i t : O U T I N T E G E R R A N G E 0 T O 9 ) ; E N D c o u n t e r ; A R C H I T E C T U R E c o u n t e r O F c o u n t e r I S A R C H I T E C T U R E c o u n t e r O F c o u n t e r I S B E G I N P R O C E S S - - n o s e n s i t i v i t y l i s t V A R I A B L E t e m p : I N T E G E R R A N G E 0 T O 1 0 ; B E G I N W A I T U N T I L ( c l k ' E V E N T A N D c l k = ' 1 ' ) ; t e m p : = t e m p + 1 ; I F ( t e m p = 1 0 ) T H E N t e m p : = 0 ; E N D I F ; d i g i t < = t e m p ; E N D P R O C E S S ; E N D c o u n t e r ;

1/9/2012 8:05:23 PM 155 1/9/2012 8:05:23 PM 156 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35)(cid:5)

á(cid:63)(cid:0)(cid:96)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35)(cid:5)

(cid:22)(cid:0)(cid:15)(cid:10)(cid:19)(cid:15)(cid:1)

(cid:3)(cid:63)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35)(cid:0)(cid:1)(cid:124)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)- (cid:124)(cid:0)_(cid:2)(cid:0)(cid:115)(cid:0)(cid:52)(cid:129)(cid:0)(cid:124)(cid:0)(cid:0)(cid:1)(cid:124)(cid:0) (cid:97)(cid:130)(cid:0)(cid:62)•(cid:52)(cid:0)(cid:124)(cid:0)(cid:62)(cid:131)(cid:0)(cid:137)(cid:2)

(cid:6)(cid:20)(cid:0)(cid:8)(cid:34)(cid:1)

(cid:3)ê(cid:62)(cid:0)è(cid:0)(cid:67)(cid:0)(cid:62)á•(cid:0)(cid:137)(cid:0)(cid:140)(cid:0)(cid:52)(cid:62)(cid:52)(cid:52)(cid:0)(cid:97)ó(cid:63)(cid:0)è(cid:52)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:52)ò(cid:0)(cid:62)(cid:0)(cid:0)(cid:62)(cid:142)(cid:0) (cid:0)(cid:34)(cid:35) (cid:0)(cid:34)(cid:35)

(cid:3)(cid:142)(cid:0)(cid:0)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:52)(cid:0)(cid:0)(cid:63)(cid:129)(cid:0)(cid:124)(cid:0),

(cid:64)(cid:0)(cid:139)(cid:14)(cid:0)(cid:34)(cid:35)(cid:0)(cid:0),

(cid:3)(cid:19)(cid:35)(cid:0)(cid:0)(cid:0)(cid:0)(cid:52)ó(cid:63)(cid:0)(cid:124)(cid:0)(cid:67)(cid:0)(cid:0)(cid:133)(cid:62)(cid:0)(cid:62)á•(cid:0)(cid:137)(cid:0)(cid:52)ò(cid:0)(cid:62)(cid:5)(cid:0)

C A S E c o n t r o l I S C A S E i d e n t i f i e r I S W H E N " 0 0 " = > x < = a ; y < = b ; W H E N v a l u e = > a s s i g n m e n t s ; W H E N v a l u e = > a s s i g n m e n t s ; W H E N " 0 1 " = > x < = b ; y < = c ; W H E N " 0 1 " = > x < = b ; y < = c ; W H E N v a l u e = > a s s i g n m e n t s ; W H E N O T H E R S = > x < = " 0 0 0 0 " ; y < = " Z Z Z Z " ; . . . E N D C A S E ; E N D C A S E ;

1/9/2012 8:05:23 PM 157 1/9/2012 8:05:23 PM 158 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:139)(cid:0)(cid:19)(cid:35)(cid:5)

(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:0)(cid:130)(cid:0)(cid:0)(cid:0)(cid:10)-

=(cid:108)(cid:0),(cid:30)(cid:13)

=(cid:108)(cid:0)(cid:13)

1 .

(cid:6)(cid:20)(cid:0)(cid:8)(cid:34)(cid:1)=(cid:108)(cid:0)(cid:33)(cid:26)(cid:13)

(cid:6)(cid:33)(cid:11)(cid:0) (cid:2)(cid:5)(cid:4)(cid:1)

C A S E s e l I S C A S E s e l I S I F ( s e l = " 0 0 " ) T H E N x < = a ; W H E N " 0 0 " = > x < = a ; W H E N " 0 0 " = > x < = a ; W I T H s e l S E L E C T W H E N " 0 0 0 " = > x < = a ; W I T H s e l S E L E C T W H E N " 0 0 0 " = > x < = a ; E L S I F ( s e l = " 0 1 " ) T H E N x < = b ; E L S I F ( s e l = " 0 1 " ) T H E N x < = b ; W H E N " 0 1 " = > x < = b ; x < = a W H E N " 0 0 0 " , W H E N " 0 0 1 " = > x < = b ; W H E N " 1 0 " = > x < = c ; b W H E N " 0 0 1 " , W H E N " 0 1 0 " = > x < = c ; E L S I F ( s e l = " 1 0 " ) T H E N x < = c ; c W H E N " 0 1 0 " , W H E N O T H E R S = > N U L L ; W H E N O T H E R S = > x < = d ; E L S E x < = d ; U N A F F E C T E D W H E N O T H E R S ; E N D C A S E ; E N D C A S E ;

1/9/2012 8:05:23 PM 159 1/9/2012 8:05:23 PM 160 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:139)(cid:0) (cid:156)(cid:0)(cid:111)(cid:143)(cid:0)](cid:65)(cid:0)](cid:168)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)](cid:0)(cid:0)(cid:0) 99 (cid:0) 00, (cid:111)(cid:133)(cid:0)(cid:0)(cid:67)(cid:0)(cid:0)(cid:0)(cid:0)]]

(cid:0)(cid:139)(cid:0) (cid:156)(cid:0)(cid:111)(cid:143)(cid:0)](cid:65)(cid:0)](cid:168)(cid:0)(cid:152)(cid:0)](cid:136)(cid:0)](cid:0)(cid:0)(cid:0) 99 (cid:111)(cid:133)(cid:0)(cid:0)(cid:67)(cid:0)(cid:0)(cid:0)(cid:0)]]

L I B R A R Y i e e e ; C A S E t e m p 1 I S U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; W H E N 0 = > d i g i t 1 < = " 1 1 1 1 1 1 0 " ; - - 7 E E N T I T Y c o u n t e r I S W H E N 1 = > d i g i t 1 < = " 0 1 1 0 0 0 0 " ; - - 3 0 P O R T ( c l k , r e s e t : I N S T D _ L O G I C ; W H E N 2 = > d i g i t 1 < = " 1 1 0 1 1 0 1 " ; - - 6 D W H E N 3 = > d i g i t 1 < = " 1 1 1 1 0 0 1 " ; - - 7 9 d i g i t 1 , d i g i t 2 : O U T S T D _ L O G I C _ V E C T O R ( 6 D O W N T O 0 ) ) ; W H E N 4 = > d i g i t 1 < = " 0 1 1 0 0 1 1 " ; - - 3 3 E N D c o u n t e r ; W H E N 5 = > d i g i t 1 < = " 1 0 1 1 0 1 1 " ; - - 5 B A R C H I T E C T U R E c o u n t e r O F c o u n t e r I S W H E N 6 = > d i g i t 1 < = " 1 0 1 1 1 1 1 " ; - - 5 F B E G I N W H E N 7 = > d i g i t 1 < = " 1 1 1 0 0 0 0 " ; - - 7 0 P R O C E S S ( c l k , r e s e t ) W H E N 8 = > d i g i t 1 < = " 1 1 1 1 1 1 1 " ; - - 7 F W H E N 9 = > d i g i t 1 < = " 1 1 1 1 0 1 1 " ; - - 7 B W H E N 9 = > d i g i t 1 < = " 1 1 1 1 0 1 1 " ; - - 7 B V A R I A B L E t e m p 1 , t e m p 2 : I N T E G E R R A N G E 0 T O 1 0 ; V A R I A B L E t e m p 1 , t e m p 2 : I N T E G E R R A N G E 0 T O 1 0 ; W H E N O T H E R S = > N U L L ; B E G I N E N D C A S E ; I F ( r e s e t = ' 1 ' ) T H E N C A S E t e m p 2 I S t e m p 1 : = 0 ; W H E N 0 = > d i g i t 2 < = " 1 1 1 1 1 1 0 " ; - - 7 E t e m p 2 : = 0 ; W H E N 1 = > d i g i t 2 < = " 0 1 1 0 0 0 0 " ; - - 3 0 W H E N 2 = > d i g i t 2 < = " 1 1 0 1 1 0 1 " ; - - 6 D E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N W H E N 3 = > d i g i t 2 < = " 1 1 1 1 0 0 1 " ; - - 7 9 t e m p 1 : = t e m p 1 + 1 ; W H E N 4 = > d i g i t 2 < = " 0 1 1 0 0 1 1 " ; - - 3 3 I F ( t e m p 1 = 1 0 ) T H E N W H E N 5 = > d i g i t 2 < = " 1 0 1 1 0 1 1 " ; - - 5 B t e m p 1 : = 0 ; W H E N 6 = > d i g i t 2 < = " 1 0 1 1 1 1 1 " ; - - 5 F t e m p 2 : = t e m p 2 + 1 ; W H E N 7 = > d i g i t 2 < = " 1 1 1 0 0 0 0 " ; - - 7 0 W H E N 8 = > d i g i t 2 < = " 1 1 1 1 1 1 1 " ; - - 7 F I F ( t e m p 2 = 1 0 ) T H E N W H E N 9 = > d i g i t 2 < = " 1 1 1 1 0 1 1 " ; - - 7 B t e m p 2 : = 0 ; W H E N O T H E R S = > N U L L ; E N D I F ; E N D C A S E ; E N D I F ; E N D P R O C E S S ; E N D I F ; E N D c o u n t e r ;

1/9/2012 8:05:23 PM 161 1/9/2012 8:05:23 PM 162 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:5)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:3)(cid:34)(cid:65)(cid:152)(cid:63)(cid:0)](cid:119)(cid:0)(cid:0)(cid:0)(cid:77)(cid:0)(cid:45)(cid:0)(cid:0)(cid:67)(cid:0)(cid:0)](cid:132)(cid:0)(cid:111)(cid:152)(cid:65)(cid:0)(cid:77)(cid:157)(cid:65)(cid:0)(cid:0)(cid:133)(cid:0) (cid:169)(cid:0)(cid:77)(cid:0)(cid:77)(cid:136)(cid:0)(cid:0)(cid:115)(cid:63)(cid:0)(cid:0)](cid:145)(cid:0)(cid:111)(cid:119)(cid:162)(cid:0)(cid:167)(cid:0)(cid:163)(cid:63)(cid:0)(cid:0)(cid:63)(cid:0)(cid:45)(cid:45)(cid:0) FUNCTION, hay PROCEDURE.

(cid:3)(cid:67)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:124)(cid:0)(cid:52)(cid:0)(cid:63)(cid:0)(cid:97)(cid:120)(cid:0)(cid:5) (cid:3)(cid:67)(cid:0)ê(cid:63)(cid:0)(cid:62)(cid:0)(cid:124)(cid:0)(cid:52)(cid:0)(cid:63)(cid:0)(cid:97)(cid:120)(cid:0)(cid:5)

(cid:0)(cid:34)(cid:6)(cid:14)(cid:0)(cid:77)(cid:0)(cid:118)(cid:0)(cid:0)(cid:61)(cid:129)(cid:0)(cid:115)(cid:0)(cid:65)(cid:67)(cid:0)(cid:97)ú(cid:5)

(cid:0)(cid:27)(cid:6)(cid:14)(cid:0)(cid:77)(cid:0)(cid:118)(cid:0)(cid:0)(cid:61)(cid:129)(cid:0)(cid:115)(cid:0)(cid:118)(cid:0)(cid:0)(cid:65)(cid:67)(cid:0)(cid:97)ú(cid:5)

(cid:0)(cid:27)(cid:14)(cid:0)(cid:67)(cid:62)(cid:0)(cid:128)(cid:52)(cid:0)(cid:64)(cid:77)(cid:0)(cid:118)(cid:5)

(cid:0)(cid:14)(cid:0)(cid:128)(cid:0)(cid:63)(cid:0)(cid:45)á(cid:134)(cid:0)(cid:118)(cid:0)(cid:52)(cid:124)(cid:0)(cid:62)é(cid:52)(cid:5)

6 . 1 . P R O C E S S .

1/9/2012 8:05:23 PM 163 1/9/2012 8:05:23 PM 164 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:5)

(cid:95)(cid:0)]

(cid:0)(cid:163)

(cid:3)F

: (cid:65)(cid:0)(cid:45)(cid:93)(cid:0)(cid:110)(cid:0)(cid:45)(cid:93)(cid:0)(cid:45)(cid:0)â(cid:0)(cid:52)(cid:103)(cid:0)(cid:45)(cid:90)(cid:0)(cid:103)(cid:0)(cid:100)(cid:5)

(cid:3)=(cid:108)(cid:0)8:(cid:6)(cid:25)88(cid:28)(cid:13)

(cid:3) W

: (cid:65)(cid:0)(cid:45)(cid:93)(cid:0)(cid:110)(cid:0)(cid:45)(cid:93)(cid:0)(cid:48)(cid:0)(cid:95)(cid:0)(cid:0)(cid:96)(cid:0)(cid:98)(cid:0)(cid:66)(cid:0)(cid:48)(cid:0)(cid:60)(cid:5)

O R / L O O P [ l a b e l : ] F O R i d e n t i f i e r I N r a n g e L O O P F O R i I N 0 T O 5 L O O P ( s e q u e n t i a l s t a t e m e n t s ) x ( i ) < = e n a b l e A N D w ( i + 2 ) ; E N D L O O P [ l a b e l ] ; y ( 0 , i ) < = w ( i ) ; H I L E / L O O P E N D L O O P ; E N D L O O P ; [ l a b e l : ] W H I L E c o n d i t i o n L O O P [ l a b e l : ] W H I L E c o n d i t i o n L O O P ( s e q u e n t i a l s t a t e m e n t s ) E N D L O O P [ l a b e l ] ;

(cid:3)(cid:133)(cid:62)(cid:0)(cid:97)(cid:118)(cid:0)(cid:97)(cid:52)ò(cid:0)(cid:63)(cid:0)(cid:62)ù(cid:0)(cid:140)(cid:0)(cid:34)(cid:6)(cid:0)(cid:0)(cid:52)(cid:134)(cid:52)(cid:0)é(cid:0)(cid:62)(cid:129)(cid:52)(cid:0)(cid:62)(cid:52)ò(cid:63)(cid:0) è(cid:52)(cid:0)(cid:0)(cid:62)(cid:100)(cid:5)(cid:0)

(cid:3)E

: (cid:52)ê(cid:0)(cid:111)(cid:0)(cid:97)(cid:0)(cid:95)(cid:0)(cid:67)(cid:0)(cid:65)(cid:0)(cid:45)(cid:93)(cid:5)

X I T [ l a b e l : ] E X I T [ l a b e l ] [ W H E N c o n d i t i o n ] ;

(cid:3)D

(cid:3)N

: (cid:52)ê(cid:0)(cid:111)(cid:0)(cid:97)(cid:0)(cid:102)(cid:0)(cid:0)(cid:0)(cid:108)(cid:0)(cid:65)(cid:0)(cid:45)(cid:93)(cid:5)

o (cid:97)(cid:4)(cid:133)(cid:62)k e (cid:133)(cid:62)t

i (cid:45)(cid:67)(cid:52)ò(cid:63)(cid:34)i e (cid:4)(cid:64)(cid:134)(cid:52) m (cid:61)(cid:129)(cid:97)(cid:115)(cid:63)(cid:64)(cid:1)(cid:62)(cid:100)(cid:2)(cid:4)(cid:120)(cid:62)(cid:137)(cid:62)(cid:131)(cid:63)(cid:67)(cid:62)

(cid:97)á(cid:137).

h a I N 0 T O c h o i c E X T c h o i c h a [ l a b e l : ] N E X T [ l o o p _ l a b e l ] [ W H E N c o n d i t i o n ] ;

1/9/2012 8:05:23 PM 165 1/9/2012 8:05:23 PM 166 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:3)=(cid:108)(cid:0)(cid:33)(cid:25)(cid:6)(cid:25)88(cid:28)

6 . 1 . P R O C E S S .

W H I L E ( i < 1 0 ) L O O P

W A I T U N T I L c l k ' E V E N T A N D c l k = ' 1 ' ;

( o t h e r s t a t e m e n t s )

(cid:3) =(cid:108)(cid:0)(cid:34)(cid:31)

E N D L O O P ; E N D L O O P ;

F O R i I N d a t a ' R A N G E L O O P

C A S E d a t a ( i ) I S

(cid:5)(cid:8)(cid:5)(cid:0)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:64)(cid:0)(cid:45)(cid:52)(cid:120)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:5) (cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35). (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:5) (cid:5)(cid:5)(cid:0)(cid:0)(cid:139)(cid:5)

W H E N ' 0 ' = > c o u n t : = c o u n t + 1 ;

Bad Clocking.

W H E N O T H E R S = > E X I T ; 6 . 8 . E N D C A S E ;

E N D L O O P ;

1/9/2012 8:05:23 PM 167 1/9/2012 8:05:23 PM 168 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:5)(cid:5)(cid:0)(cid:67)(cid:0)(cid:64)(cid:0)(cid:139)

(cid:0)(cid:52)ù(cid:0)(cid:122)(cid:0)(cid:122)(cid:0)(cid:0)ô(cid:0)(cid:0)(cid:65)(cid:0)(cid:0)(cid:52)à_(cid:0) c (cid:108)V G

e n e r i E C T O R

(cid:3)=(cid:108)(cid:0)(cid:26)(cid:34)(cid:31)

(cid:0)(cid:52)ù(cid:0)(cid:122)(cid:0)(cid:122)(cid:0)(cid:0)ô(cid:0)(cid:0)(cid:65)(cid:0)(cid:0)(cid:52)à_(cid:0)

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y a d d e r I S G E N E R I C ( l e n g t h : I N T E G E R : = 8 ) ; P O R T ( a , b : I N S T D _ L O G I C _ V E C T O R ( l e n g t h - 1 D O W N T O 0 ) ; c i n : I N S T D _ L O G I C ; s : O U T S T D _ L O G I C _ V E C T O R ( l e n g t h - 1 D O W N T O 0 ) ; c o u t : O U T S T D _ L O G I C ) ; F O R i I N 0 T O 1 5 L O O P E N D a d d e r ; E N D a d d e r ; N E X T W H E N i = s k i p ; - - j u m p s t o n e x t i t e r a t i o n N E X T W H E N i = s k i p ; - - j u m p s t o n e x t i t e r a t i o n A R C H I T E C T U R E a d d e r O F a d d e r I S B E G I N ( . . . ) P R O C E S S ( a , b , c i n ) V A R I A B L E c a r r y : S T D _ L O G I C _ V E C T O R ( l e n g t h D O W N T O 0 ) ; E N D L O O P ; B E G I N c a r r y ( 0 ) : = c i n ; F O R i I N 0 T O l e n g t h - 1 L O O P s ( i ) < = a ( i ) X O R b ( i ) X O R c a r r y ( i ) ; c a r r y ( i + 1 ) : = ( a ( i ) A N D b ( i ) ) O R ( a ( i ) A N D c a r r y ( i ) ) O R ( b ( i ) A N D c a r r y ( i ) ) ; E N D L O O P ; c o u t < = c a r r y ( l e n g t h ) ; E N D P R O C E S S ; E N D a d d e r ; 1/9/2012 8:05:23 PM 169 1/9/2012 8:05:23 PM 170 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

c (cid:108)I

o n - g e n e r i N T E G E R o n - g e n e r i N T E G E R

L I B R A R Y i e e e ; L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y a d d e r I S E N T I T Y a d d e r I S P O R T ( a , b : I N I N T E G E R R A N G E 0 T O 2 5 5 ; P O R T ( a , b : I N I N T E G E R R A N G E 0 T O 2 5 5 ; c 0 : I N S T D _ L O G I C ; c 0 : I N S T D _ L O G I C ; s : O U T I N T E G E R R A N G E 0 T O 2 5 5 ; s : O U T I N T E G E R R A N G E 0 T O 2 5 5 ; c 8 : O U T S T D _ L O G I C ) ; c 8 : O U T S T D _ L O G I C ) ; E N D a d d e r ; E N D a d d e r ; A R C H I T E C T U R E a d d e r O F a d d e r I S A R C H I T E C T U R E a d d e r O F a d d e r I S B E G I N B E G I N B E G I N B E G I N P R O C E S S ( a , b , c 0 ) P R O C E S S ( a , b , c 0 ) V A R I A B L E t e m p : I N T E G E R R A N G E 0 T O 5 1 1 ; V A R I A B L E t e m p : I N T E G E R R A N G E 0 T O 5 1 1 ; B E G I N B E G I N I F ( c 0 = ' 1 ' ) T H E N t e m p : = 1 ; I F ( c 0 = ' 1 ' ) T H E N t e m p : = 1 ; E L S E t e m p : = 0 ; E L S E t e m p : = 0 ; E N D I F ; E N D I F ; t e m p : = a + b + t e m p ; t e m p : = a + b + t e m p ; I F ( t e m p > 2 5 5 ) T H E N I F ( t e m p > 2 5 5 ) T H E N c 8 < = ' 1 ' ; c 8 < = ' 1 ' ; t e m p : = t e m p ; - - - 2 5 6 t e m p : = t e m p ; - - - 2 5 6 E L S E c 8 < = ' 0 ' ; E L S E c 8 < = ' 0 ' ; E N D I F ; E N D I F ; s < = t e m p ; s < = t e m p ; E N D P R O C E S S ; E N D P R O C E S S ; E N D a d d e r ; E N D a d d e r ; 1/9/2012 8:05:23 PM 171 1/9/2012 8:05:23 PM 172 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

Bad Clocking.

6 . 8 .

(cid:0)(cid:0)(cid:0)(cid:62)(cid:63)(cid:101)(cid:0)(cid:62)ô

(cid:3)](cid:0)(cid:65)(cid:0)(cid:149)](cid:0)(cid:65)(cid:0)](cid:63)(cid:0)_](cid:63)(cid:0)(cid:0)_](cid:131)(cid:0)é(cid:63)(cid:0)(cid:154)(cid:63)(cid:0)](cid:162)(cid:0) (cid:0)(cid:0)](cid:165)(cid:0)(cid:0)](cid:0)(cid:63)(cid:0)](cid:0)(cid:0)](cid:65)(cid:147)(cid:0)(cid:63)(cid:65)(cid:152)(cid:63)(cid:0)](cid:0)(cid:130)(cid:65)(cid:0)(cid:131)(cid:0) ](cid:145)(cid:0)(cid:65)(cid:143)(cid:0)(cid:164)(cid:0)(cid:0)](cid:65)(cid:147)(cid:0)(cid:67)_(cid:0)](cid:0)](cid:65)(cid:143)(cid:0)(cid:130)(cid:65)(cid:0)(cid:119)(cid:158)(cid:0)(cid:119)(cid:118)(cid:63)(cid:0) (cid:156)(cid:63)(cid:0)(cid:130)(cid:65)(cid:0)(cid:119)(cid:158)(cid:0)(cid:6)(cid:0) (cid:156)(cid:63)(cid:0)(cid:130)(cid:65)(cid:0)(cid:119)(cid:158)(cid:0)(cid:6)(cid:0)

6 . 1 . P R O C E S S .

r o n

g (cid:62)á•(cid:137)_(cid:4)(cid:62)(cid:45)(cid:52)ú(cid:62)ò(cid:62)(cid:45)(cid:67)(cid:133)(cid:62) k

(cid:5)(cid:8)(cid:5)(cid:0)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:64)(cid:0)(cid:45)(cid:52)(cid:120)(cid:5) (cid:5)(cid:9)(cid:5)(cid:0)(cid:124)(cid:0)(cid:27)(cid:5) (cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:5)(cid:10)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:27)(cid:5) (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:19)(cid:35)(cid:5) (cid:5)(cid:5)(cid:0)(cid:124)(cid:0)(cid:5) (cid:5)(cid:5)(cid:0)(cid:0)(cid:139)(cid:5)

(cid:3)T (cid:62)(cid:97)(cid:52)(cid:124)(cid:61)(cid:52)d (cid:118)(cid:62)á(cid:103)(cid:62)(cid:145).

o e s n o t h o l d v a l u e a f t e r c l o c

Bad Clocking.

6 . 8 .

1/9/2012 8:05:23 PM 173 1/9/2012 8:05:23 PM 174 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

Bad Clocking.

6 . 8 . 6 . 8 .

(cid:64)(cid:0)ì

P R O C E S S ( c l k )

B E G I N

(cid:1)(cid:1)(cid:1)(cid:5)(cid:0)(cid:24)(cid:62)(cid:0)(cid:0)(cid:0)(cid:101)(cid:0)(cid:0)(cid:45)(cid:0)â(cid:0)(cid:62)(cid:0)=(cid:26)(cid:31)(cid:0)(cid:0)(cid:64)(cid:0)(cid:45)(cid:61)(cid:0)(cid:0)(cid:108)(cid:0)(cid:96)(cid:0)(cid:98)(cid:0) (cid:97)(cid:0)(cid:5) =(cid:62)(cid:0)(cid:111)(cid:13)(cid:0)(cid:45)(cid:98)(cid:0)(cid:0)(cid:2)(cid:45)(cid:73)=(cid:26)(cid:31)(cid:0)(cid:0)(cid:45)(cid:14)(cid:73)(cid:8)(cid:73)(cid:0)(cid:45)(cid:0)(cid:67)(cid:0)(cid:0)(cid:99)(cid:0)(cid:52)ê(cid:0)(cid:111)(cid:0)(cid:0)(cid:2)(cid:45)(cid:73)=(cid:26)(cid:31)(cid:0) (cid:64)(cid:0)(cid:97)(cid:0)(cid:63)(cid:0)(cid:61)(cid:0)(cid:100)(cid:0)(cid:0)(cid:52)ê(cid:0)â(cid:0)(cid:0)(cid:100)(cid:0)(cid:97)(cid:0)(cid:0)(cid:93)(cid:0)(cid:100)(cid:0)(cid:2)(cid:0)(cid:45)(cid:14)(cid:73)(cid:8)(cid:73)(cid:0)(cid:48)(cid:93)(cid:0)(cid:66)(cid:0) (cid:48)(cid:0)â(cid:0)(cid:66)(cid:0)(cid:98)(cid:0)(cid:45)(cid:48)(cid:0)(cid:48)(cid:0)(cid:45)(cid:48)(cid:45)(cid:45)(cid:56)(cid:0)(cid:52)(cid:45)(cid:5)

I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N

c o u n t e r < = c o u n t e r + 1 ;

E L S I F ( c l k ' E V E N T A N D c l k = ' 0 ' ) T H E N E L S I F ( c l k ' E V E N T A N D c l k = ' 0 ' ) T H E N P R O C E S S ( c l k ) P R O C E S S ( c l k ) c o u n t e r < = c o u n t e r + 1 ; V a r i a b l e c u o n t e r : i n t e g e r r a n g e 0 t o 1 0 ; E N D I F ; B E G I N . . . I F ( c l k ' E V E N T ) T H E N E N D P R O C E S S ; c o u n t e r : = c o u n t e r + 1 ;

E N D I F ;

(cid:1)(cid:1)(cid:1)(cid:5)(cid:0)(cid:31)(cid:63)(cid:0)(cid:61)(cid:0)(cid:100)(cid:0)(cid:64)(cid:0)(cid:97)(cid:0)(cid:65)(cid:0)(cid:66)(cid:0)(cid:48)(cid:0)y(cid:0)(cid:62)(cid:0)(cid:98)(cid:0)(cid:48)(cid:0)(cid:100)(cid:0)(cid:0)(cid:104)(cid:5)(cid:0)(cid:31)(cid:48)(cid:0) ã(cid:0)(cid:110)(cid:0)(cid:56)(cid:0)(cid:98)(cid:0)(cid:61)(cid:0)(cid:100)(cid:0)(cid:52)(cid:94)(cid:0)(cid:100)(cid:0)(cid:48)(cid:5)(cid:0)

. . .

E N D P R O C E S S ; 1/9/2012 8:05:23 PM 175 1/9/2012 8:05:23 PM 176 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

H a r d w a r e D e s c r i p t i o n L a n g u a g e

(cid:0)(cid:0)(cid:52)(cid:45)(cid:0)(cid:64)(cid:0)(cid:45)Y(cid:52)(cid:45)

7 . 1 .

7 . 2 . 7 . 2 .

7 . 3 .

CONSTANT. SIGNAL. SIGNAL. VARIABLE

1/9/2012 8:05:23 PM 177 1/9/2012 8:05:23 PM 178 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

7 . 1 .

CONSTANT.

(cid:0)

(cid:3)C

T (cid:139)(cid:64)(cid:139)c

o (cid:64)(cid:52)(cid:124)(cid:62)(cid:52)(cid:120)(cid:62)í(cid:67)(cid:52)(cid:67)(cid:62)ú(cid:118)(cid:97)ú.

(cid:67)(cid:0)(cid:13)

O N S T A N h

=(cid:62)(cid:0)(cid:111)(cid:13)

C O N S T A N T n a m e : t y p e : = v a l u e ; C O N S T A N T n a m e : t y p e : = v a l u e ;

(cid:3)(cid:35)(cid:27)(cid:19)(cid:4)(cid:0)(cid:35)(cid:19)(cid:0)(cid:64)(cid:0)(cid:34)(cid:27)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:0)(cid:62)(cid:0) (cid:139)(cid:0)(cid:64)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:62)(cid:0)è(cid:0)(cid:52)ò(cid:63)(cid:0)(cid:4)(cid:0)(cid:97)(cid:130)(cid:0)(cid:62)•(cid:52)(cid:0) (cid:118)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:5) (cid:3)(cid:19)(cid:34)(cid:27)(cid:19)(cid:0)(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:4)(cid:0)(cid:125)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:45)(cid:0) (cid:62)(cid:0)(cid:133)(cid:62)(cid:0)(cid:115)(cid:0)(cid:140)(cid:0)(cid:0)(cid:62)(cid:63)(cid:115)(cid:0)(cid:62)(cid:145)(cid:0)(cid:1)(cid:62)(cid:0)(cid:34)(cid:35)(cid:35)(cid:4)(cid:0) (cid:27)(cid:4)(cid:0)(cid:118)(cid:0)(cid:34)(cid:34)(cid:2)(cid:5)(cid:0)

C O N S T A N T s e t _ b i t : B I T : = ' 1 ' ; C O N S T A N T d a t a m e m o r y : m e m o r y : = ( ( ' 0 ' , ' 0 ' , ' 0 ' , ' 0 ' ) , ( ' 0 ' , ' 0 ' , ' 0 ' , ' 1 ' ) , ( ' 0 ' , ' 0 ' , ' 1 ' , ' 1 ' ) ) ;

1/9/2012 8:05:23 PM 179 1/9/2012 8:05:23 PM 180 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

7 . 1 .

CONSTANT.

(cid:0)(cid:0)(cid:52)(cid:45)(cid:0)(cid:64)(cid:0)(cid:45)Y(cid:52)(cid:45)

(cid:3)C

T (cid:62)ò (cid:97)á(cid:137) k

i (cid:45)(cid:67) t

Y (cid:64)

O N S T A N h a r o n g P A C K A G E , E N T I T A R C H I T E C T U R E .

(cid:3)(cid:28)(cid:52)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:52)(cid:0)(cid:1)(cid:2)(cid:4)(cid:0)(cid:0)(cid:0)(cid:62)(cid:0)(cid:139)(cid:4)(cid:0)(cid:52)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:45)(cid:136)(cid:52)(cid:0) (cid:52)ó(cid:63)(cid:0)(cid:62)(cid:145)(cid:0)(cid:62)ò(cid:0)(cid:1)(cid:62)(cid:52)(cid:62)_(cid:2)(cid:5)(cid:0)

7 . 1 .

7 . 2 . 7 . 2 .

7 . 3 .

CONSTANT. SIGNAL. SIGNAL. VARIABLE

(cid:3) (cid:28)(cid:52)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:62)(cid:145)(cid:0)(cid:62)ò(cid:0)(cid:1)(cid:61)(cid:63)(cid:0)(cid:34)(cid:2)(cid:4)(cid:0)(cid:0)(cid:0)(cid:62)(cid:0)(cid:139)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0)(cid:62)ê(cid:62)(cid:0)è(cid:0)(cid:67)(cid:0)(cid:52)(cid:120)(cid:0) (cid:62)(cid:0)(cid:1)(cid:52)(cid:62)(cid:62)(cid:63)(cid:2)(cid:0)(cid:62)(cid:0)(cid:62)(cid:145)(cid:0)(cid:62)ò(cid:5)(cid:0)

(cid:3) (cid:28)(cid:52)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:62)(cid:0)(cid:52)(cid:120)(cid:0)(cid:62)(cid:0)(cid:1)(cid:62)(cid:0)(cid:115)(cid:0)(cid:52)(cid:0)(cid:45)(cid:67)(cid:0)(cid:140)(cid:0)(cid:2)(cid:4)(cid:0)(cid:0)(cid:125)(cid:0)(cid:62)(cid:0)(cid:139)(cid:0) (cid:64)(cid:134)(cid:52)(cid:0)(cid:0)(cid:140)(cid:0)(cid:52)(cid:120)(cid:0)(cid:62)(cid:0)(cid:97)(cid:5)(cid:0)

1/9/2012 8:05:23 PM 181 1/9/2012 8:05:23 PM 182 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

7 . 2 .

SIGNAL.

7 . 2 .

SIGNAL.

L (cid:139)(cid:64)(cid:139)(cid:52)è(cid:52)(cid:63)_(cid:120)(cid:62)(cid:67)(cid:52)(cid:67)(cid:62)ú(cid:64)(cid:64)r

a (cid:140)é(cid:4)(cid:101)

I G N A

(cid:3)S á(cid:52)(cid:144)(cid:67)(cid:97)(cid:103)(cid:64)ú(cid:45)t

g (cid:140).

(cid:3)=(cid:62)(cid:0)(cid:111)(cid:13)

(cid:3)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:45)(cid:52)ò(cid:63)(cid:0)(cid:52)ô(cid:0)(cid:0)(cid:64)(cid:52)(cid:124)(cid:0)(cid:120)(cid:62)(cid:0)(cid:129)(cid:52)(cid:0)é(cid:0)(cid:1)(cid:67)(cid:0)_(cid:2)(cid:5)(cid:0)

r o n

S I G N A L c o n t r o l : B I T : = ' 0 ' ; S I G N A L c o n t r o l : B I T : = ' 0 ' ;

(cid:3) ò(cid:0)(cid:52)(cid:124)(cid:0)(cid:4)(cid:0)(cid:62)ê(cid:62)(cid:0)è(cid:0)(cid:67)(cid:0)(cid:34)(cid:0)(cid:140)(cid:0)(cid:27)(cid:0)(cid:0)(cid:67)(cid:0)(cid:62)(cid:0)(cid:52)(cid:124)(cid:63)(cid:0)(cid:118)(cid:0)(cid:97)ú(cid:5)

S I G N A L c o u n t : I N T E G E R R A N G E 0 T O 1 0 0 ;

(cid:3) (cid:67)(cid:0)(cid:13)

S I G N A L y : S T D _ L O G I C _ V E C T O R ( 7 D O W N T O 0 ) ;

S I G N A L n a m e : t y p e [ r a n g e ] [ : = i n i t i a l _ v a l u e ] ;

1/9/2012 8:05:23 PM 183 1/9/2012 8:05:23 PM 184 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:96)

(cid:0)(cid:139)(cid:14)(cid:0)(cid:156)(cid:0)(cid:111)(cid:143)(cid:0)(cid:152)(cid:0)(cid:152)(cid:0)(cid:103)(cid:104)(cid:0)(cid:63)(cid:0)(cid:156)(cid:0) (cid:77)(cid:0)](cid:149)(cid:0)](cid:0)

(cid:3)(cid:24)(cid:62)(cid:0)(cid:0)(cid:0)(cid:101)(cid:0)(cid:112)(cid:0)(cid:30)(cid:26),(cid:45)(cid:0)(cid:0)(cid:52)ê(cid:0)(cid:111)(cid:0)(cid:61)(cid:0)(cid:48)(cid:0)â(cid:0)(cid:90)(cid:0) (cid:112)(cid:0)(cid:60)(cid:0)(cid:90)(cid:0)í(cid:0)(cid:2)(cid:28):8(cid:30)(cid:30)(cid:0)(cid:52)í(cid:0)(cid:91)(cid:0)(cid:91)(cid:0)(cid:64)(cid:0)(cid:66)(cid:0)(cid:113)(cid:0)(cid:63)(cid:5)

(cid:3)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:134)(cid:52)(cid:0)(cid:140)(cid:0)(cid:0)(cid:0)(cid:97)á(cid:137)(cid:0)í(cid:0)í(cid:62)(cid:0)(cid:62)á(cid:134)(cid:0)(cid:52)(cid:0)á(cid:0)(cid:120)(cid:62)(cid:0)(cid:62)(cid:0) (cid:34)(cid:35)(cid:35)(cid:4)(cid:0)(cid:27)(cid:4)(cid:0)(cid:118)(cid:0)(cid:34)(cid:34)(cid:0)(cid:62)á(cid:103)(cid:0)(cid:141)(cid:5) (cid:34)(cid:35)(cid:35)(cid:4)(cid:0)(cid:27)(cid:4)(cid:0)(cid:118)(cid:0)(cid:34)(cid:34)(cid:0)(cid:62)á(cid:103)(cid:0)(cid:141)(cid:5)

(cid:3)(cid:0)(cid:62)(cid:67)(cid:0)(cid:67)(cid:0)(cid:0)(cid:35)(cid:27)(cid:19)(cid:0)(cid:0)(cid:16)(cid:0)(cid:1)(cid:63)(cid:62)(cid:0)(cid:16)(cid:0)(cid:9),(cid:2)(cid:5)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:136)(cid:52)(cid:0)(cid:62)é(cid:0) (cid:0)(cid:62)ò(cid:0)(cid:62)(cid:131)(cid:0)(cid:137)(cid:0)(cid:97)á(cid:137)(cid:4)(cid:0)(cid:125)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:65)(cid:62)(cid:0)(cid:52)(cid:0)(cid:0)(cid:128)(cid:5)

(cid:3)(cid:0)(cid:97)(cid:4)(cid:0)(cid:64)(cid:52)(cid:124)(cid:0)(cid:65)(cid:62)(cid:0)í(cid:0)(cid:67)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:0)(cid:136)(cid:52)(cid:0)(cid:62)é(cid:4)(cid:0)(cid:0)(cid:97)á(cid:137)(cid:0)(cid:62)(cid:145)(cid:0)(cid:52)(cid:124)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0)

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y c o u n t _ o n e s I S P O R T ( d i n : I N S T D _ L O G I C _ V E C T O R ( 7 D O W N T O 0 ) ; o n e s : O U T I N T E G E R R A N G E 0 T O 8 ) ; E N D c o u n t _ o n e s ; A R C H I T E C T U R E n o t _ o k O F c o u n t _ o n e s I S S I G N A L t e m p : I N T E G E R R A N G E 0 T O 8 ; S I G N A L t e m p : I N T E G E R R A N G E 0 T O 8 ; B E G I N P R O C E S S ( d i n ) B E G I N t e m p < = 0 ; F O R i I N 0 T O 7 L O O P I F ( d i n ( i ) = ' 1 ' ) T H E N t e m p < = t e m p + 1 ; E N D I F ; E N D L O O P ; V A R I A B L E . o n e s < = t e m p ; E N D P R O C E S S ; E N D n o t _ o k ;

(cid:28)(cid:120)(cid:62)(cid:0)(cid:63)è(cid:0)(cid:0)(cid:128)

1/9/2012 8:05:23 PM 185 1/9/2012 8:05:23 PM 186 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:0)(cid:52)(cid:45)(cid:0)(cid:64)(cid:0)(cid:45)Y(cid:52)(cid:45)

7 . 1 .

7 . 2 . 7 . 2 .

7 . 3 .

CONSTANT. SIGNAL. SIGNAL. VARIABLE

1/9/2012 8:05:23 PM 187 1/9/2012 8:05:23 PM 188 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

7 . 3 . 7 . 3 .

VARIABLE

(cid:3)(cid:0)(cid:139)(cid:14)

(cid:3)á(cid:137)(cid:0)é(cid:52)(cid:0)(cid:64)(cid:134)(cid:52)(cid:0)(cid:35)(cid:19)(cid:0)(cid:64)(cid:0)(cid:35)(cid:27)(cid:19)(cid:4)(cid:0)(cid:19)(cid:34)(cid:27)(cid:19)(cid:0)(cid:125)(cid:0)(cid:45)(cid:52)ò(cid:63)(cid:0) (cid:52)ô(cid:0)(cid:62)(cid:0)(cid:62)(cid:52)(cid:0)(cid:139)(cid:0)(cid:45)(cid:133)(cid:5)(cid:0)

V A R I A B L E c o n t r o l : B I T : = ' 0 ' ;

(cid:3)(cid:0)(cid:125)(cid:0)(cid:0)(cid:62)ò(cid:0)(cid:97)á(cid:137)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:45)(cid:0)(cid:62)(cid:0)(cid:34)(cid:35)(cid:35)(cid:4)(cid:0)(cid:27)(cid:4)(cid:0)

V A R I A B L E c o u n t : I N T E G E R R A N G E 0 T O 1 0 0 ;

(cid:3)(cid:52)(cid:124)(cid:0)í(cid:0)í(cid:62)(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:140)(cid:0)(cid:0)(cid:0)(cid:62)(cid:141)(cid:0)(cid:62)(cid:4)(cid:0)(cid:64)(cid:0)(cid:64)í_(cid:0)(cid:52)(cid:67)(cid:0)(cid:62)ú(cid:0)(cid:134)(cid:52)(cid:0)(cid:0)(cid:62)ò(cid:0) (cid:97)á(cid:137)(cid:0)í(cid:0)(cid:62)(cid:141)(cid:0)(cid:61)(cid:143)(cid:0)(cid:139)(cid:0)(cid:62)(cid:0)(cid:77)(cid:0)(cid:124)(cid:0)(cid:62)(cid:52)(cid:120)(cid:0)(cid:62)(cid:0)(cid:140)(cid:0)(cid:5)

(cid:3)(cid:67)(cid:0)(cid:13)

V A R I A B L E y : S T D _ L O G I C _ V E C T O R ( 7 D O W N T O 0 ) : = " 1 0 0 0 1 0 0 0 " ; V A R I A B L E y : S T D _ L O G I C _ V E C T O R ( 7 D O W N T O 0 ) : = " 1 0 0 0 1 0 0 0 " ; h a y P R O C E D U R E h a y P R O C E D U R E

V A R I A B L E n a m e : t y p e [ r a n g e ] [ : = i n i t _ v a l u e ] ;

1/9/2012 8:05:23 PM 189 1/9/2012 8:05:23 PM 190 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:96)

i (cid:45)(cid:67)

(cid:3)K (cid:140)(cid:125)(cid:62)ò(cid:97)á(cid:137)(cid:62)(cid:145)(cid:52)(cid:124)t

E (cid:125)(cid:62)ò(cid:97)á(cid:137)(cid:61)(cid:143)(cid:139)t g (cid:115)k

g (cid:62)(cid:63)(cid:115)(cid:62)(cid:145)(cid:4)k i (cid:45)(cid:67)(cid:140)P

E : (

. (cid:101) , (cid:52)(cid:67)(cid:62)ú(cid:136)(cid:52)(cid:62)é(cid:62)ò

(cid:3)(cid:62)(cid:67)(cid:67)(cid:140)V (cid:52)(cid:129)á(cid:62)á•(cid:137)(cid:140)S (cid:62)(cid:131)(cid:137)(cid:97)á(cid:137)(cid:4)(cid:125)(cid:97)á(cid:137)(cid:65)(cid:62)k

i (cid:128).

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; h i V A R I A B L r o n h a E N T I T Y c o u n t _ o n e s I S P O R T ( d i n : I N S T D _ L O G I C _ V E C T O R ( 7 D O W N T O 0 ) ; r o n h a R O C E S S , o n e s : O U T I N T E G E R R A N G E 0 T O 8 ) ; E N D c o u n t _ o n e s ; F U N C T I O N , h a y P R O C E D U R E . A R C H I T E C T U R E o k O F c o u n t _ o n e s I S B E G I N B E G I N P R O C E S S ( d i n ) V A R I A B L E t e m p : I N T E G E R R A N G E 0 T O 8 ; B E G I N A R I A B L c o u n t : = 3 5 ; ) t e m p : = 0 ; F O R i I N 0 T O 7 L O O P I G N A l I F ( d i n ( i ) = ' 1 ' ) T H E N t e m p : = t e m p + 1 ; h E N D I F ; E N D L O O P ; o n e s < = t e m p ; E N D P R O C E S S ; E N D o k ;

1/9/2012 8:05:23 PM 191 1/9/2012 8:05:23 PM 192 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:28)(cid:120)(cid:62)(cid:0)(cid:63)è(cid:0)(cid:0)(cid:128)

(cid:35)(cid:0)(cid:61)(cid:67)(cid:0)(cid:35)(cid:27)(cid:19)(cid:0)(cid:0)(cid:19)(cid:34)(cid:27)(cid:19)

S I G N A L V A R I A B L E

(cid:67)

(cid:98)

(cid:52)ò(cid:63)(cid:52)ô(cid:61)(cid:145)(cid:120)(cid:62)(cid:129)(cid:52)(cid:67)é

(cid:52)ò(cid:63)(cid:52)ô(cid:62)t

n (cid:139)(cid:45)(cid:133)

(cid:1)(cid:67)_(cid:2)

< = : = i

év

(cid:62)ò(cid:62)(cid:139)(cid:1)(cid:62)(cid:62)(cid:45)(cid:133)

(cid:139)(cid:45)(cid:133)(cid:1)(cid:125)t

(cid:2)

(cid:62)á(cid:103) (cid:62)á(cid:103)

(cid:141)(cid:2)

i r o n g P R O C E S S , F U N C T I O N , h a y P R O C E D U R E P R O C E D U R E

é(cid:62)(cid:97)(cid:133)

íí(cid:62)(cid:62)(cid:141)(cid:62)t

o (cid:140)

g (cid:62)(cid:63)(cid:115)(cid:62)(cid:145)(cid:1)(cid:52)(cid:67)(cid:62)ú(cid:134)(cid:52)(cid:125) (cid:62)ò (cid:120)(cid:62)(cid:62)

íí(cid:62)(cid:62)(cid:141)(cid:62)(cid:1)(cid:52)(cid:67)(cid:62)ú(cid:134)(cid:52) (cid:62)ò(cid:97)á(cid:137)(cid:61)(cid:143)(cid:139)t (cid:77)(cid:124)(cid:62)(cid:52)(cid:120)t (cid:2)

(cid:35)(cid:143)(cid:139)

(cid:125)t

g (cid:62)(cid:63)(cid:115) (cid:62)(cid:145)(cid:4)t

, (cid:62)ê(cid:62)è(cid:67)P

(cid:67)S

L (cid:118)(cid:97)ú

r o n r o n g h e P R O C E S S , F U N C T I O N , h a y P R O C E D U R E ) T r o n g P A C K A G E , E N T I T Y , h a y r o n r o n g A R C H I T E C T U R E . T r o n g P R O C E S S , E N T I T Y O R T F U N C T I O N , h a y I G N A P R O C E D U R E

(cid:0)(cid:139)(cid:30)ê(cid:0)(cid:111)(cid:0)(cid:30)(cid:26),(cid:25)(cid:0)(cid:2)(cid:66)(cid:0)(cid:67)

1/9/2012 8:05:23 PM 193 1/9/2012 8:05:23 PM 194 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:139)(cid:0)(cid:30)ê(cid:0)(cid:111)(cid:0)=,:,(cid:16)(cid:25)M

M U X 4 - 1 U X 4 - 1

L I B R A R Y i e e e ; L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y m u x I S E N T I T Y m u x I S P O R T ( a , b , c , d , s 0 , s 1 : I N S T D _ L O G I C ; y : O U T S T D _ L O G I C ) ; P O R T ( a , b , c , d , s 0 , s 1 : I N S T D _ L O G I C ; E N D m u x ; C A S E s e l I S y : O U T S T D _ L O G I C ) ; A R C H I T E C T U R E o k O F m u x I S B E G I N E N D m u x ; W H E N 0 = > y < = a ; P R O C E S S ( a , b , c , d , s 0 , s 1 ) P R O C E S S ( a , b , c , d , s 0 , s 1 ) A R C H I T E C T U R E n o t _ o k O F m u x I S A R C H I T E C T U R E n o t _ o k O F m u x I S V A R I A B L E s e l : I N T E G E R R A N G E 0 T O 3 ; W H E N 1 = > y < = b ; B E G I N S I G N A L s e l : I N T E G E R R A N G E 0 T O 3 ; s e l : = 0 ; B E G I N I F ( s 0 = ' 1 ' ) T H E N s e l : = s e l + 1 ; W H E N 2 = > y < = c ; E N D I F ; P R O C E S S ( a , b , c , d , s 0 , s 1 ) I F ( s 1 = ' 1 ' ) T H E N s e l : = s e l + 2 ; W H E N 3 = > y < = d ; B E G I N E N D I F ; C A S E s e l I S s e l < = 0 ; E N D C A S E ; W H E N 0 = > y < = a ; I F ( s 0 = ' 1 ' ) T H E N s e l < = s e l + 1 ; W H E N 1 = > y < = b ; W H E N 2 = > y < = c ; E N D P R O C E S S ; E N D I F ; W H E N 3 = > y < = d ; I F ( s 1 = ' 1 ' ) T H E N s e l < = s e l + 2 ; E N D C A S E ; E N D n o t _ o k ; E N D P R O C E S S ; E N D I F ; E N D o k ; 1/9/2012 8:05:23 PM 195 1/9/2012 8:05:23 PM 196 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:139)(cid:0)â(cid:0)(cid:0)(cid:90)

(cid:0)(cid:139)(cid:0)(cid:0)(cid:0)(cid:100)(cid:2)(cid:0)(cid:8)

(cid:0)(cid:139)(cid:0)(cid:0)(cid:0)(cid:100)(cid:2)(cid:0)(cid:9)

L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y f r e q _ d i v i d e r I S P O R T ( c l k : I N S T D _ L O G I C ; o u t 1 , o u t 2 : S T D _ L O G I C ) ; E N D f r e q _ d i v i d e r ; A R C H I T E C T U R E e x a m p l e O F f r e q _ d i v i d e r I S S I G N A L c o u n t 1 : I N T E G E R R A N G E 0 T O 7 ; B E G I N P R O C E S S ( c l k ) V A R I A B L E c o u n t 2 : I N T E G E R R A N G E 0 T O 7 ; B E G I N I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N c o u n t 1 < = c o u n t 1 + 1 ; c o u n t 2 : = c o u n t 2 + 1 ; I F ( c o u n t 1 = 7 ) T H E N o u t 1 < = N O T o u t 1 ; c o u n t 1 < = 0 ; E N D I F ; I F ( c o u n t 2 = 7 ) T H E N o u t 2 < = N O T o u t 2 ; c o u n t 2 : = 0 ; E N D I F ; E N D I F ; E N D P R O C E S S ; E N D e x a m p l e ; 1/9/2012 8:05:23 PM 197 1/9/2012 8:05:23 PM 198 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

E N T I T Y s h i f t I S E N T I T Y s h i f t I S P O R T ( d i n , c l k : I N B I T ; P O R T ( d i n , c l k : I N B I T ; d o u t : O U T B I T ) ; d o u t : O U T B I T ) ; E N D s h i f t ; E N D s h i f t ; A R C H I T E C T U R E s h i f t O F s h i f t I S A R C H I T E C T U R E s h i f t O F s h i f t I S B E G I N S I G N A L a , b , c : B I T ; P R O C E S S ( c l k ) P R O C E S S ( c l k ) B E G I N B E G I N V A R I A B L E a , b , c : B I T ; P R O C E S S ( c l k ) B E G I N B E G I N I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N d o u t < = c ; a < = d i n ; c : = b ; b < = a ; b : = a ; c < = b ; a : = d i n ; d o u t < = c ; E N D I F ; E N D I F ; E N D P R O C E S S ; E N D P R O C E S S ; E N D s h i f t ; E N D s h i f t ; 1/9/2012 8:05:23 PM 199 1/9/2012 8:05:23 PM 200 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

(cid:0)(cid:139)(cid:0)(cid:0)(cid:0)(cid:100)(cid:2)(cid:0)(cid:10)

(cid:0)(cid:139)(cid:0)(cid:0)(cid:0)(cid:100)(cid:0)(cid:0)(cid:2)(cid:0)(cid:8)

(cid:0)(cid:139)(cid:0)(cid:0)(cid:0)(cid:100)(cid:0)(cid:0)(cid:2)(cid:0)(cid:9)

L I B R A R Y i e e e ; E N T I T Y s h i f t I S U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; P O R T ( d i n , c l k : I N B I T ; E N T I T Y s h i f t r e g I S d o u t : O U T B I T ) ; P O R T ( d , c l k , r s t : I N S T D _ L O G I C ; E N D s h i f t ; q : O U T S T D _ L O G I C ) ; A R C H I T E C T U R E s h i f t O F s h i f t I S E N D s h i f t r e g ; B E G I N A R C H I T E C T U R E b e h a v i o r O F s h i f t r e g I S P R O C E S S ( c l k ) P R O C E S S ( c l k ) S I G N A L i n t e r n a l : S T D _ L O G I C _ V E C T O R ( 3 D O W N T O 0 ) ; S I G N A L i n t e r n a l : S T D _ L O G I C _ V E C T O R ( 3 D O W N T O 0 ) ; B E G I N V A R I A B L E a , b , c : B I T ; P R O C E S S ( c l k , r s t ) B E G I N B E G I N I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N I F ( r s t = ' 1 ' ) T H E N a : = d i n ; i n t e r n a l < = ( O T H E R S = > ' 0 ' ) ; b : = a ; E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N c : = b ; i n t e r n a l < = d & i n t e r n a l ( 3 D O W N T O 1 ) ; d o u t < = c ; E N D I F ; E N D I F ; E N D P R O C E S S ; q < = i n t e r n a l ( 0 ) ; E N D P R O C E S S ; E N D b e h a v i o r ; E N D s h i f t ; 1/9/2012 8:05:23 PM 201 1/9/2012 8:05:23 PM 202 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

L I B R A R Y i e e e ; L I B R A R Y i e e e ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; U S E i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ; E N T I T Y s h i f t r e g I S E N T I T Y s h i f t r e g I S P O R T ( d , c l k , r s t : I N S T D _ L O G I C ; P O R T ( d , c l k , r s t : I N S T D _ L O G I C ; q : O U T S T D _ L O G I C ) ; q : O U T S T D _ L O G I C ) ; E N D s h i f t r e g ; E N D s h i f t r e g ; A R C H I T E C T U R E b e h a v i o r O F s h i f t r e g I S A R C H I T E C T U R E b e h a v i o r O F s h i f t r e g I S B E G I N B E G I N B E G I N B E G I N P R O C E S S ( c l k , r s t ) P R O C E S S ( c l k , r s t ) V A R I A B L E i n t e r n a l : S T D _ L O G I C _ V E C T O R ( 3 D O W N T O 0 ) ; V A R I A B L E i n t e r n a l : S T D _ L O G I C _ V E C T O R ( 3 D O W N T O 0 ) ; B E G I N B E G I N I F ( r s t = ' 1 ' ) T H E N I F ( r s t = ' 1 ' ) T H E N i n t e r n a l : = ( O T H E R S = > ' 0 ' ) ; i n t e r n a l : = ( O T H E R S = > ' 0 ' ) ; E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N E L S I F ( c l k ' E V E N T A N D c l k = ' 1 ' ) T H E N i n t e r n a l : = d & i n t e r n a l ( 3 D O W N T O 1 ) ; i n t e r n a l : = d & i n t e r n a l ( 3 D O W N T O 1 ) ; E N D I F ; E N D I F ; q < = i n t e r n a l ( 0 ) ; q < = i n t e r n a l ( 0 ) ; E N D P R O C E S S ; E N D P R O C E S S ; E N D b e h a v i o r ; E N D b e h a v i o r ; 1/9/2012 8:05:24 PM 203 1/9/2012 8:05:24 PM 204 Very High Speed Intergated Circuit Hardware Description Language Very High Speed Intergated Circuit Hardware Description Language

T h a n k f o r y o u r a t t e n t i o n ! T h a n k f o r y o u r a t t e n t i o n !

1/9/2012 8:05:24 PM 205 Very High Speed Intergated Circuit Hardware Description Language