Chương 2: Kiến trúc CPU & tập lệnh

Chia sẻ: Cao Van Manh | Ngày: | Loại File: PDF | Số trang:87

Thêm vào BST

Báo xấu

96
lượt xem 15
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Có nhiều loại vi xử ký từ rất đơn giản đến rất phức tạp. Phụ thuộc vào độ rộng bus dữ liệu và thanh ghi và ALU, có các VXL 4 bit, 8 bit, 16 bit, 32 bit, 64 bit.Bus nội là đường dẫn để truyền dữ liệu giữa các thnah ghi và ALU và VXL. Bus ngoại dùng cho bên ngoài nối đến RAM, ROM và I/O

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Chương 2: Kiến trúc CPU & tập lệnh

Bùi Minh Thành Hi u ính t bài gi ng c a th y H Trung M (BMDT- DHBK) Chương 2 KI N TRÚC CPU VÀ T P L NH 1
N i dung 2.1 Sơ kh i CPU 8 bit cơ b n 2.2 T ch c các thanh ghi 2.3 T ch c b nh 2.4 Ghép n i bus h th ng 2.5 Chu kỳ bus, chu kỳ máy 2.6 Các phương pháp nh a ch 2.7 T p l nh 2
Vi x lý • Có nhi u l ai vi x lý (VXL) t r t ơn gi n n r t ph c t p • Ph thu c vào r ng bus d li u và thanh ghi và ALU, có các VXL 4 bit , 8 bit , 16bit, 32 bit , 64 bit … • Thí d – Z80 là VXL 8 bit – 8086/88 là VXL 16 bit • T t c các VXL có – Bus a ch – Bus d li u – Các tín hi u i u khi n: RD, WR, CLK , RST, INT, . . . 3
Bus n i và ngo i • Bus n i (Internal bus) là ư ng d n truy n d li u gi a các thanh ghi và ALU trong VXL • Bus ngo i (External bus) dùng cho bên ngoài n i n RAM, ROM và I/O • r ng c a bus n i và ngo i có th khác nhau. • Thí d – 8088: bus n i là 16 bit, bus ngo i là 8 bit – 8086: bus n i là 16 bit, bus ngo i là 16 bit 4
2.1 SƠ KH I CPU 8 BIT CƠ B N 5
6
Sơ ch c năng và gán chân chip Z80 7
• Có 6 nhóm tín hi u: – Bus a ch 16 ư ng (A0 n A15) – Bus d li u 8 ư ng (D0 n D7) – 6 ư ng i u khi n h th ng – 5 ư ng i u khi n CPU – 2 ư ng i u khi n bus CPU ( ) – 3 ư ng dành cho ngu n c p i n và xung nh p (+5V, GND, và CLK) 8
Mô t chân Z80 A15-A0 : Bus a ch (xu t, tích c c cao, 3-state). Dùng truy c p b nh và các c ng I/O Trong chu kỳ làm tươi I ư c t trên bus này. D7-D0 : Bus d li u (nh p/xu t, tích c c cao, 3-state). Dùng trao i d li u v i b nh , I/O và ng t. RD: c (xu t, tích c c th p, 3-state) cho bi t CPU mu n c d li u t b nh hay I/O WR: Ghi (xu t, tích c c th p, 3-state) cho bi t bus d li u CPU gi d li u h p l s ư c c t vào b nh hay thi t b I/O. 9
Mô t chân Z80 MREQ Memory Request (output, active Low, 3-state). Indicates memory read/write operation. See M1 IORQ Input/Output Request(output,active Low,3-state) Indicates I/O read/write operation. See M1 M1 Machine Cycle One (output, active Low). Together with MREQ indicates opcode fetch cycle Together with IORQ indicates an Int Ack cycle RFSH Refresh (output, active Low). Together with MREQ indicates refresh cycle. Lower 7-bits address is refresh address to DRAM 10
Mô t chân Z80 INT Interrupt Request (input, active Low). Interrupt Request is generated by I/O devices. Checked at the end of the current instruction If flip-flop (IFF) is enabled. NMI Non-Maskable Interrupt (Input, negative edge-triggered). Higher priority than INT. Recognized at the end of the current Instruction Independent of the status of IFF Forces the CPU to restart at location 0066H. 11
Mô t chân Z80 BUSREQ Bus Request (input, active Low). higher priority than NMI recognized at the end of the current machine cycle. forces the CPU address bus, data bus, and MREQ, IORQ, RD, and WR to high-imp. BUSACK Bus Acknowledge (output, active,Low) indicates to the requesting device that address, data, and control signals MREQ, IORQ, RD, and WR have entered their high-impedance states. 12
Mô t chân Z80 RESET Reset (input, active Low). RESET initializes the CPU as follows: Resets the IFF Clears the PC and registers I and R Sets the interrupt status to Mode 0. During reset time, the address and data bus go to a high-impedance state And all control output signals go to the inactive state. must be active for a minimum of three full clock cycles before the reset operation is complete. 13
Ki n trúc h th ng 14
2.2 T CH C CÁC THANH GHI 15
Z80 CPU B 8 U INTERNAL DATA BUS (8 BIT) F F E R DATA BUS MUX MUX A F INSTRUCTION W' TMP Z' W Z REGISTER I R A' F' B' C' B C D' E' D E H' L' H L ACT DECODER IX IY SP ALU CONTROLLER SEQUENCER PC ±k ±k CONTROL SECTION B ADDRESS BUS 16 U INTERNAL ADDRESS BUS (16 BIT) F F E R B CONTROL BUS 13 U INTERNAL CONTROL BUS F F E R 16
Mô hình l p trình Z80 17
T p thanh ghi • A : Accumulator Register • F : Flag register • Two sets of six general-purpose registers – may be used individually as 8-bit A F B C D E H L (A’ F’ B’ C’ D’ E’ H’ L’) – or in pairs as 16-bit registers AF BC DE HL (AF’ BC’ DE’ HL’) • The Alternative registers (A’ F’ B’ C’ D’ E’ H’ L’) not visible to the programmer but can access via: – EXX (BC)(BC') , (DE)(DE') , (HL)(HL') – EX AF, AF ’ (AF)(AF') what is this instruction useful for? 18
T p thanh ghi (tt) • 4 16-bit registers hold memory address (pointers) – index registers (IX) and (IY) are 16-bit memory pointers – 16 bit stack pointer (SP) – Program counter (PC) • Program counter (PC) – PC points to the next opcode to be fetched from ROM – when the P places an address on the address bus to fetch the byte from memory, it then increments the program counter by one to the next location • Special purpose registers – I : Interrupt vector register. – R : memory Refresh register 19
Thanh ghi c (Flag Register) 7 6 5 4 3 2 1 0 P S Z X H X V N C S Sign Flag (1:negativ)* Z Zero Flag (1:Zero) H Half Carry Flag (1: Carry from Bit 3 to Bit 4)** P Parity Flag (1: Even) V Overflow Flag (1:Overflow)* N Operation Flag (1:previous Operation was subtraction)** C Carry Flag (1: Carry from Bit n-1 to Bit n, with n length of operand) *: 2-complement number representation 20 **: used in DAA-operation for BCD-arithmetic