Homework #4

Chia sẻ: Đàm Thắng | Ngày: | Loại File: DOC | Số trang:5

Thêm vào BST

Báo xấu

40
lượt xem 2
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mời các bạn cùng tham khảo nội dung tài liệu "Homework #4" dưới đây để nắm bắt được những câu hỏi bài tập về mạch điện, điện tử số. Đây là tài liệu tham khảo hữu ích cho các bạn đang học chuyên ngành Điện - Điện tử.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Homework #4

Full name : Trần Văn Hùng Class : Biomedical engineering Homework #4 1. Learn by heart the logic symbol and characteristic table of the basic sequential logic components: SR latch (set reset active high), SR latch (set, reset active low), gated SR latch, gated D latch, SR FF, JK FF, D FF, TFF. 2. (60 points) Using the Quatus II software and perform the following tasks: a. Draw the circuit on slide 2/48 using schematic editor tool. Run the simulation of the circuit. Print the screenshot of the simulation result. b. Describe the 4 bit2 to 1 multiplexer using VHDL. Run the simulation. Print the screenshot of the simulation result. c. Describe the structure of the circuit on slide 2/84 using VHDL. Run the simulation. Print the screenshot of the simulation result. 3. (40 points) a. Thiết kế mạch tổ hợp với đầu vào X là các số nhị phân 4 bit không dấu và đầu ra là các số nhị phân 3 bit là giá trị làm tròn xuống của đầu vào X chia cho 2. Ví dụ nếu kết quả phép chia là 3.5 thì sẽ làm tròn là 3. Biểu diễn mạch đã thiết kế dưới dạng tổng của tích đã rút gọn sử dụng phương pháp bìa Karnaugh, không phải vẽ mạch logic. b. Thiết kế mạch ở câu a sử dụng VHDL 1
Solution 2. a. The schematic diagram for the circuit on slide 2/48 The simulation result 2
b. Describe the 4 bit2 to 1 multiplexer using VHDL Method 1: Entity MUX21_4bit is Port (A, B: in std_logic_vector(3 down to 0); S: in std_logic; F: out std_logic(3 down to 0)); End MUX21_4bit; Architecture behave of MUX21_bit is Begin F
c. Describe the structure of the circuit on slide 2/84 using VHDL Entity BCD2LED is Port ( BCD: in std_logic_vector (3 down to 0); LED: out std_logic_vector(6 down to 0); End BCD2LED; Architecture behave of BCD2LED is Begin Process (BCD) Begin Case BCD is When “0000” => LED LED LED LED LED LED LED LED LED LED LED
5