Bài giảng Thiết kế mạch logic: Chương 4

THIẾT KẾ MẠCH LOGIC<br /> <br /> 2016<br /> <br /> MẠCH LOGIC TỔ HỢP<br /> BÀI 4<br /> <br /> Nội dung<br /> 1.<br /> <br /> Khái niệm chung<br /> <br /> 2.<br /> <br /> Phân tích mạch logic tổ hợp<br /> <br /> 3.<br /> <br /> Thiết kế mạch logic tổ hợp<br /> <br /> 4.<br /> <br /> Mạch số học<br /> <br /> 5.<br /> <br /> Bộ ghép kênh và tách kênh<br /> <br /> 6.<br /> <br /> Mạch tạo và kiểm tra chẵn lẻ<br /> <br /> 7.<br /> <br /> Mạch mã hóa và giải mã<br /> <br /> 8.<br /> <br /> Đơn vị số học và logic (ALU)<br /> <br /> 9.<br /> <br /> Hazzards<br /> <br /> 1<br /> <br /> THIẾT KẾ MẠCH LOGIC<br /> <br /> 2016<br /> <br /> 1. Khái niệm chung<br /> Đặc điểm cơ bản của mạch tổ hợp<br /> • Giá trị của tín hiệu đầu ra chỉ phụ thuộc vào tổ hợp các giá trị tín<br /> <br /> hiệu đầu vào ở thời điểm đang xét .<br /> • Cấu trúc gồm các cổng logic, không gồm phần tử nhớ<br /> <br /> Vậy các mạch điện cổng và các mạch logic ở bài 3 đều là các mạch tổ<br /> hợp.<br /> Phương pháp biểu diễn chức năng logic<br /> • Các phương pháp thường dùng là hàm số logic, bảng trạng thái,<br /> <br /> bảng Cac nô, đôi khi là đồ thị thời gian dạng xung.<br /> • Vi mạch cỡ nhỏ (SSI) thường biểu diễn bằng hàm logic.<br /> • Vi mạch cỡ vừa (MSI) thường biểu diễn bằng bảng trạng thái.<br /> <br /> Khái niệm chung (2)<br /> Phương pháp biểu diễn chức năng logic (tiếp)<br /> • Sơ đồ khối tổng quát của mạch logic tổ hợp:<br /> <br /> • Có thể có n lối vào và m lối ra.<br /> • Mỗi lối ra là 1 hàm của các biến vào<br /> • Quan hệ vào, ra được thể hiện bằng<br /> hệ phương trình tổng quát sau:<br /> Y0 = f0(x0, x1, …, xn-1); …<br /> Y1 = f1(x0, x1, …, xn-1); …<br /> • Lưu ý: hàm ra của mạch logic tổ hợp chỉ phụ thuộc các biến vào<br /> <br /> mà không phụ thuộc vào trạng thái của mạch.  trạng thái ra chỉ<br /> tồn tại trong thời gian có tác động vào.<br /> • Dạng mạch logic tổ hợp rất phong phú, phạm vi ứng dụng của<br /> <br /> chúng rất rộng.<br /> <br /> 2<br /> <br /> THIẾT KẾ MẠCH LOGIC<br /> <br /> 2016<br /> <br /> 2. Phân tích mạch logic tổ hợp<br /> - Định nghĩa: là đánh giá, phê phán một mạch. Trên cơ sở đó, có thể<br /> rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được lời giải<br /> tối ưu theo một nghĩa nào đấy.<br /> - Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức tạp<br /> của của mạch cũng rất khác nhau.<br /> - Thực hiện:<br /> • Nếu mạch đơn giản: ta tiến hành lập bảng trạng thái  viết biểu<br /> <br /> thức  rút gọn, tối ưu (nếu cần)  vẽ lại mạch điện.<br /> • Nếu mạch phức tạp : ta tiến hành phân đoạn mạch để viết biểu<br /> <br /> thức  rút gọn, tối ưu (nếu cần)  vẽ lại mạch điện.<br /> <br /> Ví dụ<br /> Phân tích mạch logic tổ hợp với sơ đồ logic sau?<br /> <br /> Bảng trạng thái mô tả hoạt động của mạch<br /> <br />  Viết biểu thức  rút gọn, tối ưu (nếu cần)  vẽ lại mạch điện<br /> <br /> 3<br /> <br /> THIẾT KẾ MẠCH LOGIC<br /> <br /> 2016<br /> <br /> 3. Thiết kế mạch logic tổ hợp<br /> là bài toán ngược với bài toán phân tích. Nội dung thiết kế được thể<br /> hiện theo tuần tự sau:<br /> 1.<br /> <br /> Phân tích bài toán đã cho để gắn hàm và biến, xác lập mối<br /> quan hệ logic giữa hàm và các biến đó;<br /> <br /> 2.<br /> <br /> Lập bảng trạng thái tương ứng;<br /> <br /> 3.<br /> <br /> Từ bảng trạng thái có thể viết trực tiếp biểu thức đầu ra hoặc<br /> thiết lập bảng Cac nô tương ứng;<br /> <br /> 4.<br /> <br /> Dùng phương pháp thích hợp để rút gọn, đưa hàm về dạng tối<br /> giản hoặc tối ưu theo mong muốn;<br /> <br /> 5.<br /> <br /> Vẽ mạch điện thể hiện.<br /> <br /> Thiết kế mạch logic tổ hợp<br /> Ví dụ: Một ngôi nhà hai tầng. Người ta lắp hai chuyển mạch hai chiều tại<br /> hai tầng, sao cho ở tầng nào cũng có thể bật hoặc tắt đèn. Hãy thiết kế<br /> một mạch logic mô phỏng hệ thống đó?<br /> Lời giải:<br /> • Hệ thống chiếu sáng như sơ đồ<br /> • Biểu thức của hàm là:<br /> <br /> 4<br /> <br /> THIẾT KẾ MẠCH LOGIC<br /> <br /> 2016<br /> <br /> 4. Mạch số học<br /> • Mạch cộng<br /> • Mạch so sánh<br /> <br /> Mạch cộng: Mạch bán tổng (HA)<br /> Định nghĩa: Mạch logic thực hiện phép cộng hai số nhị phân 1 bit.<br /> Sơ đồ mô phỏng<br /> <br /> Bảng trạng thái<br /> <br /> Sơ đồ mạch logic HA<br /> <br /> 5<br /> <br />