Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác

Chia sẻ: Nguyệt Thượng Vô Phong | Ngày: | Loại File: PDF | Số trang:17

Thêm vào BST

Báo xấu

6
lượt xem 1
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác. Chương này cung cấp cho sinh viên những nội dung kiến thức gồm: interesting topics in the field of Reconfigurable Computing (FPGA); Network-on-Chip - bối cảnh ra đời; Signal processing & Machine learning applications on FPGA; Hybrid reconfigurable CPUs; một vài ứng dụng trên FPGA;... Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác

Các vấn đề khác 305
5. Interesting topics in the field of Reconfigurable Computing (FPGA) • FPGA-based Embedded System Design  Xilinx MicroBlaze: 32-bit soft core configurable processor  EDK (Embedded Development KIT) • Partial Reconfiguration • Dynamically Reconfiguration • High Performance Computing (HPC)  Tính toán hiệu năng cao • Network-on-Chip (NoC) implementation on FPGA • Machine Learning & Signal Processing Algorithms on FPGAs  Artificial Neural Networks  Support Vector Machines • Hybrid Reconfigurable Processors 306
MicroBlaze 307
MicroBlaze (cont.) 308
Network-on-Chip: Bối cảnh ra đời • SoC (System on Chip) và MPSoC (Multi Processor SoC) khiến cho lượng dữ liệu trao đổi tăng lên nhanh chóng • Các kiến trúc truyền dữ liệu truyền thống (Point-to-Point, Bus, Multi-Bus) bộc lộ nhiều hạn chế • Cần một kiến trúc truyền thông hiệu quả cho các thiết kế SoC và MPSoC ?  Network-on-Chip (Mạng trên Chíp)  Ứng dụng mô hình mạng máy tính trong thiết kế kiến trúc truyền thông cho chíp  Thực hiện thử nghiệm trên FPGA 309
Network-on-Chip: BASIC NoC (2007) • BASIC NoC thực hiện trên KIT Spartan-3E XC3S500E (60% tài nguyên) • Xung clock: 50 MHz; Băng thông của 1 link: 100 Mbps • Tham khảo: Huynh Viet Thang; Pham Ngoc Nam, "Prototyping of a Network-on-Chip on Spartan 3E FPGA,“ IEEE-ICCE 2008 310
Signal Processing & Machine Learning Applications on FPGA • High performance floating-point operators on FPGA • Image Processing Algorithms on FPGA • Neural Network on FPGA • Support Vector Machine 311
Hybrid Reconfigurable CPUs 312
Một vài ứng dụng trên FPGA • Chuyển đổi không gian màu (RGB-YCbCr conversion) • Tách biên ảnh (Edge detection) • Nhận dạng chữ số viết tay bằng Artificial Neural Network (mạng nơ-ron nhân tạo) trên FPGA • Thiết kế và thực thi mạng nơ-ron sâu (Deep Neural Network) trên FPGA 31
Biến đổi không gian màu (RGB-YCbCr conversion) với FPGA + nhanh hơn 75x + chất lượng chấp nhận được 31
Tách biên ảnh (Edge Detection) MATLAB Simulink + Xilinx System Generator (XSG) for DSP XSG 31
Mạng nơ-ron nhân tạo trên FPGA ứng dụng trong nhận dạng ANN IP core 2-layer feedforward neural network, 22 neurons, for Handwritten Digit Recognition with MNIST database31
Thực hiện mạng nơ-ron nhân tạo trên FPGA: Lõi IP ANN • Mạng neural lan truyền thẳng 2 lớp  20 đầu vào, 12 neuron ở lớp ẩn, 10 neuron ở lớp ra • Ứng dụng nhận dạng chữ số viết tay • Huấn luyện với CSDL MNIST  60.000 mẫu huấn luyện, 10.000 mẫu kiểm tra • Tổng hợp và kiểm tra trên FPGA Virtex-5 XC5VLX-110T  Tần số tối đa: fmax = 205 MHz  Sử dụng 28.340 slices / 69.120 (41%) tài nguyên phần cứng FPGA • Định dạng dữ liệu: số thực dấu phẩy động bán chính xác (16-bit) • Cho tỉ lệ nhận dạng đúng > 90% • Tốc độ nhận dạng: ~ 8.0 micro-second / mẫu • Khả năng học: đang phát triển. 317
Lõi IP ANN 2017 Tham khảo tại: https://sites.google.com/site/hvthangete/research/ann A customizable hardware architecture for multilayer ANNs on FPGAs + Design and develop the ANN IP core architecture with VHDL + Design on PC the ANN model, then train the handwritten digit images (using MNIST database) off-line with MATLAB to have the optimal weights + Map the designed ANN (VHDL) with (hard-coded on-chip) optimal weights onto FPGA and synthesize to have the ANN IP core + Connect the ANN IP core to the 32-bit MicroBlaze embedded processor via PLB and perform recognition with input data fed from PC via UART interface + ANN IP core architecture: 784-12-12-10 (1 input layer, 2 hidden layers, 1 output layer) + Number format used for weight storage and ANN computation: IEEE-compliant 16-bit half precision floating-point format Database and Recognition rate + MNIST database [1]: 60.000 images for training, 10.000 images for testing, 28x28 grayscale image + Recognition rate: 94.13% (9413 correctly recognized samples /10000 test samples) Hardware platform and Execution Performance + Platform: Xilinx Virtex-5 XC5VLX-110T, MicroBlaze with PLB + fmax = 193 MHz (ISE synthesis report) + IP core Latency = 10643 clock cycles per MNIST image (28x28 = 784 pixels) + Running on MicroBlaze at a clock rate of 100MHz 318
Các bài báo tham khảo • Trần Nhật Tin, Lê Thanh Lâm, Huỳnh Việt Thắng, “Implementation of an edge detection module on FPGA”, UDN Journal of Science and Technology, vol. 82, no. 1, pp. 25-28, 2014. • Huynh, Thang Viet, "Design space exploration for a single-FPGA handwritten digit recognition system," 2014 IEEE Fifth International Conference on Communications and Electronics (ICCE), pp.291-296, July 30 2014 - Aug.1 2014. • Nguyễn Thị Kim Anh, Nguyễn Trường Thọ, Huỳnh Việt Thắng, “Về một kiến trúc mạng nơ-ron nhân tạo trên FPGA ứng dụng trong nhận dạng chữ số viết tay”, Hội thảo Quốc gia về Điện tử, Truyền thông và CNTT - REV-ECIT, 10-11/12/2015, trang 253-256, ISBN: 978-604-67-0635-9. • Huynh Minh Vu, Huynh Viet Thang, “A Customized Hardware Architecture for Multi-Layer Artificial Neural Networks on FPGA”, 4th International Conference on Information System Design and Intelligent Applications (Springer), 2017 • Thang Viet Huynh, “Deep Neural Network Accelerator based on FPGA”, in Proceeding of the 4th NAFOSTED Conference on Information and Computer Science (NICS) 2017, IEEE, p. 254- 257, Hanoi, Vietnam. 319
Lời cảm ơn Chân thành cảm ơn các anh/chị sinh viên và học viên cao học đã tham gia thực hiện các đề tài liên quan: •Trần Nhật Tin (09ĐT), Lê Thanh Lâm (09ĐT), năm 2014 •Nguyễn Trường Thọ (10ĐT), Nguyễn Minh Hùng (10ĐT), năm 2015 •Nguyễn Thị Kim Anh (CH KTĐT K28), năm 2015 •Huỳnh Minh Vũ (CH KTĐT K31), năm 2017 32
Bài tập 1 1. Trình bày cấu trúc khối CLB trong FPGA của Xilinx? 2. So sánh, phân biệt các nền tảng phần cứng: FPGA và Vi xử lý 321