Bài giảng HDL & FPGA - Chương 2: Thiết kế dùng IC khả trình của Xilinx

Chia sẻ: Nguyệt Thượng Vô Phong | Ngày: | Loại File: PDF | Số trang:26

Thêm vào BST

Báo xấu

9
lượt xem 1
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng HDL & FPGA - Chương 2: Thiết kế dùng IC khả trình của Xilinx. Chương này cung cấp cho sinh viên những nội dung kiến thức gồm: các họ PLD của Xilinx; cấu trúc PLD của Xilinx; các bước thiết kế với PLD của Xilinx;... Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng HDL & FPGA - Chương 2: Thiết kế dùng IC khả trình của Xilinx

Chương 2: Thiết kế dùng IC khả trình của Xilinx 2.1 Các họ PLD của Xilinx 2.2 Cấu trúc PLD của Xilinx 2.3 Các bước thiết kế với PLD của Xilinx 71
2.1 Các họ PLD của Xilinx 72
Các họ FPGA hiện tại của Xilinx • Tham khảo: https://www.xilinx.com/products/silicon- devices/fpga.html 73
2.1 Các họ PLD của Xilinx 74
FPGA của Intel/Altera • https://www.intel.com/content/www/us/en/programmable/products/ boards_and_kits/all-development-kits.html 75
2.1 Các họ PLD của Xilinx A Decade of Progress 1000x • 200x More Logic XC4000 & Virtex-4  Plus memory, Spartan µP etc. 100x • 40x Faster CLB Capacity Virtex-II & Speed Virtex-II Pro • 50x Lower Power Power per MHz Virtex & • 500x Lower Cost Price Virtex-E 10x Spartan-2 XC4000 Spartan-3 1x '91 '92 '93 '94 '95 '96 '97 '98 '99 '00 '01 '02 '03 '04 Year Courtesy: Richard Sevcik, Xilinx 76
2.1 Các họ PLD của Xilinx • Họ Virtex:  Virtex-5  2006, 1 V, 65 nm  550 MHz, low power  330,000 logic cells, DSP, PowerPC  1200 I/O pins  Virtex-4:  2004, 1.2 V, 90nm  500 MHz, low power  200.000 logic cells, DSP, PowerPC  Thay thế ASIC, ASSP  Virtex-II Pro /X  2002, 1.5 V, 130nm  400 MHz  3K to 99K logic cells + DSP, PowerPC 77
2.1 Các họ PLD của Xilinx • Họ Virtex: Virtex-II 2001, 1.5 V, 150nm 300 MHz 3K to 99K logic cells Virtex /E 1998/1999, 2.5 /1.8 V, 220 / 180 nm 150/ 200 MHz 3K to 70K logic cells 78
2.1 Các họ PLD của Xilinx • Họ Spartan:  Spartan-3A DSP/AN/A/E /L 2003, 1.5 V, 90nm 300 MHz 5M gates 79
2.1 Các họ PLD của Xilinx • CPLD- Họ Coolrunner  CoolRunner-II 1.8V, 180 nm 303 MHz 32-512 macrocells Ultra Low power  CoolRunner-XPLA3 3.3 V 200 MHz 32-512 macrocells Low power 80
2.1 Các họ PLD của Xilinx • CPLD- Họ XC9500  XC9500XV 2.5 V 250 MHz 36-288 macrocells Low cost  XC9500XL 3.3 V 200 MHz 36-288 macrocells Low cost  XC9500 5 V, 200 MHz 36-288 macrocells 81 Low cost
2.2 Cấu trúc PLD của Xilinx • All Xilinx FPGAs contain the same basic resources Slices (grouped into CLBs) Contain combinatorial logic and register resources IOBs Interface between the FPGA and the outside world Programmable interconnect Other resources Memory Multipliers Global clock buffers Boundary scan logic 82
2.2 Cấu trúc PLD của Xilinx Distributed SelectRAM Resources • Uses a LUT in a slice as memory • Synchronous write RAM16X1S D • Asynchronous read WE WCLK LUT Accompanying flip-flops A0 A1 O can be used to create A2 A3 synchronous read RAM32X1S RAM16X1D • RAM and ROM are initialized D WE D WE during Slice A0 WCLK O A0 WCLK SPO configuration A1 A2 A1 A2 LUT A3 A3 Data can be written to RAM A4 DPRA0 DPO DPRA1 after configuration DPRA2 DPRA3 • Emulated dual-port RAM LUT One read/write port One read-only port 83
2.2 Cấu trúc PLD của Xilinx Block SelectRAM Resources • Up to 3.5 Mb of RAM in 18-kb blocks 18-kb block SelectRAM memory Synchronous read and write DIA DIPA • True dual-port memory ADDRA WEA Each port has synchronous read ENA and write capability SSRA CLKA DOA DOPA Different clocks for each port DIB • Supports initial values DIPB ADDRB WEB • Synchronous reset on output ENB SSRB latches CLKB DOB DOPB • Supports parity bits One parity bit per eight data bits 84
2.2 Cấu trúc PLD của Xilinx Dedicated Multiplier Blocks • 18-bit twos complement signed operation • Optimized to implement Multiply and Accumulate functions • Multipliers are physically located next to block SelectRAM™ memory Data_A (18 bits) 4 x 4 signed 8 x 8 signed 18 x 18 Output Multiplier (36 bits) 12 x 12 signed 18 x 18 signed Data_B (18 bits) 85
2.2 Cấu trúc PLD của Xilinx Global Clock Routing Resources • Sixteen dedicated global clock multiplexers Eight on the top-center of the die, eight on the bottom-center Driven by a clock input pad, a DCM, or local routing • Global clock multiplexers provide the following: Traditional clock buffer (BUFG) function Global clock enable capability (BUFGCE) Glitch-free switching between clock signals (BUFGMUX) • Up to eight clock nets can be used in each clock region of the device Each device contains four or more clock regions 86
2.2 Cấu trúc PLD của Xilinx Digital Clock Manager (DCM) • Up to twelve DCMs per device Located on the top and bottom edges of the die Driven by clock input pads • DCMs provide the following: Delay-Locked Loop (DLL) Digital Frequency Synthesizer (DFS) Digital Phase Shifter (DPS) • Up to four outputs of each DCM can drive onto global clock buffers All DCM outputs can drive general routing 87
2.3 Các bước thiết kế với PLD của Xilinx CPLD/FPGA design flow • Design Flow 88
2.3 Các bước thiết kế với PLD của Xilinx Design Entry • Using schematic editor:  Works well with small designs: 5k to 10 k gates  Schematic can be compiled to HDL • Using HDL (Hardware Description Language)  VHDL, Verilog  Others: Abel  Works with large design: > 100 k gates • Using State Editor:  Mostly for controller  FSM can be compiled to HDL • Higher level design language  System C: C based 89  Ocapi-xl: C and C++ based
2.3 Các bước thiết kế với PLD của Xilinx Design Entry • Design tools: Webpack ISE (miễn phí) Thiết kế cho CPLD, FPGA Có công cụ thiết kế dùng schematic, ngôn ngữ mô tả phần cứng, công cụ tổng hợp, mô phỏng và vật lý http://www.xilinx.com/ise/logic_design_prod/webpack.htm ISE Design Suite chức năng tương tự như Webpack Vivado Design Suite  dùng cho một số họ FPGA mới của Xilinx EDK and Platform studio Dùng để thiết kế hệ thống nhúng với FPGA 90