Thi t k logic s ế ế ố
(VLSI design)
B môn KT Xung, s , VXLộ ố
quangkien82@gmail.com
https://sites.google.com/site/bmvixuly/thiet-ke-
logic-so
08/2012
•N i dungộ: Phát bi u tu n tể ầ ự
•Th i l ngờ ượ : 3 ti t bài gi ngế ả
2/16
Ch ng II: Ngôn ng VHDL ươ ữ quangkien82@gmail.com
M c đích, n i dungụ ộ
VHDL statements
3/16
Ch ng II: Ngôn ng VHDL ươ ữ quangkien82@gmail.com
Sequential statements
Đn: Phát bi u th c thi ph thu c vào v trí xu t ể ự ụ ộ ị ấ
hi n trong ch ng trình.ệ ươ
V tríị:
Trong kh i quá trìnhố
Trong ch ng trình conươ
ng d ngỨ ụ :
Dùng mô t cho m ch tu n tả ạ ầ ự
Dùng mô t m ch t h p (not recommended)ả ạ ổ ợ
Dùng cho các c u trúc mô ph ng ki m traấ ỏ ể
4/16
Ch ng II: Ngôn ng VHDL ươ ữ quangkien82@gmail.com
Sequential statements
1. IF, CASE
2. WAIT, ASSERT, REPORT
3. LOOP
4. Sequential Signal Assignment
5/16
Ch ng II: Ngôn ng VHDL ươ ữ quangkien82@gmail.com