Trang chủ » Kỹ Thuật - Công Nghệ » Điện - Điện tử - Viễn thông

22 trang

67 lượt xem

Bài giảng Thiết kế logic số: Lecture 2.4 - TS. Hoàng Văn Phúc

Bài giảng Thiết kế logic số: Lecture 2.4 trình bày về "Phát biểu tuần tự". Nội dung cụ thể của chương này gồm có: VHDL statements, sequential statements (Phát biểu tuần tự), lệnh LOOP: 3 kiểu, trắc nghiệm. Mời các bạn cùng tham khảo.

solacnhat321

Thiết kế logic số (VLSI design)

TS. Hoàng Văn Phúc Bộ môn KT Xung, số, Vi xử lý 02/2017

https://sites.google.com/site/phucvlsi/teaching

Nội dung

 Nội dung: Phát biểu tuần tự  Thời lượng: 3 tiết bài giảng

VHDL statements

Sequential

Concurrent

Tuần tự

Đồng thời

Sequential statements (Phát biểu tuần tự)

KN: Là các phát biểu được thực thi một cách tuần tự  Việc thực thi phụ thuộc vào vị trí xuất hiện của chúng trong chương trình.

Vị trí: Trong các khối Processes (Quá trình), Procedures (chương trình con) and Functions (Hàm)

Ứng dụng:

Dùng mô tả cho mạch tuần tự Dùng mô tả mạch tổ hợp (ít dùng) Dùng cho các cấu trúc mô phỏng, kiểm tra

Sequential statements

1. IF, CASE

2. WAIT, ASSERT, REPORT

3. LOOP

4. Sequential Signal Assignment

PROCESS

[label]: Process (sensitive list) Variable: … Begin -- sequential statements End process [label];

SENSITIVE LIST?

Lệnh IF

IF condition1 THEN -- [sequence-of-statements1] ELSIF condition2 THEN --- [sequence-of-statements2] ELSIF condition3 THEN [sequence-of-statements3] .. ELSE [sequence-of-statementsN] END IF;

IF Example 1: D-Flip Flop

Điều khiển theo sườn clock: if rising_edge(clk) then …

if (clk='1' and clk'event) then …

if falling_edge(clk) then … if (clk=‘0' and clk'event) then …

library ieee ;

use ieee.std_logic_1164.all;

entity dff is

port ( d: in std_logic;

rst: in std_logic;

clk: in std_logic;

q: out std_logic);

end dff;

architecture behv of dff is

begin

dff_proc: process(rst, clk)

begin

if (rst = ‘1’) then

q <= ‘0’;

-- clock rising edge

elsif (clk='1' and clk'event) then

q <= d;

end if;

end process dff_proc;

end behv;

IF Example 2: Register

IF Example 3: Simple Counter

Counter enable? Kd #= 2N

Lệnh CASE

CASE expression IS WHEN choice1 => --[sequence-of-statements1] WHEN choice2 => --[sequence-of-statements2] ... WHEN others => -- optional if all choices covered --[sequence-of-statementsN] END CASE;

CASE – Example: Multiplexer

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; entity mulx2_1 is port ( in1 : in std_logic_vector(7 downto 0); in2 : in std_logic_vector(7 downto 0); sel : in std_logic; dout : out std_logic_vector(7 downto 0) ); end mux2_1; architecture Behavioral of mux2_1 is begin process(in1, in2,sel) begin case sel is when ’0’ => dout <= in1; when others => dout <= in2; end case; end process; end Behavioral;

Lệnh LOOP: 3 kiểu

for variable in range loop -- sequence-of-statements end loop;

while condition loop -- sequence-of-statements end loop;

-- sequence-of-statements

loop exit when condition end loop;

Lệnh LOOP: Ví dụ (1) – Không có điều kiện

library IEEE; use IEEE.STD_LOGIC_1164.ALL; ----------------------------------------- entity loop_example is port( vector_in : in std_logic_vector(7 downto 0); out1 : out std_logic ); end loop_example; ------------------------------------------ architecture loop1 of loop_example is begin loop_p: process (vector_in) variable i : integer; variable p : std_logic; begin p := '1'; for i in 7 downto 0 loop p := p and vector_in(i); end loop; out1 <= p; end process loop_p; end loop1;

Lệnh LOOP: Ví dụ (2)

architecture loop2 of loop_example is begin loop_p: process (vector_in) variable i: integer; variable p: std_logic; begin i := 7; p := '1'; while (i >= 0) loop p := p and vector_in(i); i := i-1; end loop; out1 <= p; end process loop_p; end loop2;

Lệnh LOOP: Ví dụ (3)

architecture loop3 of loop_example is begin loop_p: process (vector_in) variable i: integer; variable p: std_logic; begin p := '1'; i := 7; loop p := p and vector_in(i); i := i-1; exit when i < 0; end loop; out1 <= p; end process loop_p; end loop3;