GV:LÊ LÝ QUYÊN QUYÊN
THIẾT KẾ VI MẠCH SỐ VỚI HDL
Đại Học Công Nghiệp TP HCM
Bộ môn Điện Tử y Tính
Khoa Công Nghệ Điện Tử
Chương 4:
Thiết kế mạch tổ hợp với
Verilog HDL
THIẾT KẾ VI MẠCH SỐ VỚI HDL
Bộ môn Điện Tử y Tính
Khoa Công Nghệ Điện Tử
Nội dung:
tả các mạch tổ hợp sau dùng Verilog HDL
Mạch cộng (HA, FA)
Mạch chọn kênh (MUX)
Mạch phân kênh (DEMUX)
Mạch giải (DECODER)
Mạch hóa (ENCODER)
Mạch giải led bảy đoạn
Mạch so sánh
Mạch nhân
ALU
Một số IC thông dụng
THIẾT KẾ VI MẠCH SỐ VỚI HDL
Bộ môn Điện Tử y Tính
Khoa Công Nghệ Điện Tử
Các hình Verilog thông dụng:
hình cấu trúc
hình luồng dữ liệu
hình hành vi
THIẾT KẾ VI MẠCH SỐ VỚI HDL
Bộ môn Điện Tử y Tính
Khoa Công Nghệ Điện Tử
I. hình cấu trúc (Structural model)
hình cấu trúc tả các hệ thống dưới dạng
các cổng logic hay các khối linh kiện được kết
nối lại với nhau để thực hiện được những mạch
số mong muốn.
hình cấu trúc được tả một cách trực quan
thiết kế số mạch logic sau khi tổng hợp sẽ
giống với mạch số thông thường
Mô hình cấu trúc thường áp dụng cho những
module nhỏ,không cần tối ưu về timing
1. Đặc điểm chung: