Thiết kế bộ chuyển đổi tương tự - số SAR ADC sử dụng công nghệ CMOS

SCIENCE - TECHNOLOGY Số 13.2023 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 101

THIẾT KẾ BỘ CHUYỂN ĐỔI TƯƠNG TỰ - SỐ SAR ADC SỬ DỤNG CÔNG NGHỆ CMOS

DESIGN OF ANALOG - DIGITAL CONVERTER SAR ADC USING CMOS TECHNOLOGY Nguyễn Thị Việt Hà1,*, Đào Mạnh Bình2, Doãn Minh Tiến3, Nguyễn Ngọc Trâm3, Ngọ Xuân Văn4, Phạm Xuân Thành5 TÓM TẮT Bộ chuyển đổi tín hiệu tương t

ự sang tín hiệu số (Analog to Digital converter

- ADC) được sử dụng rộng rãi để theo dõi các đặc tính lâu dài c

ủa tín hiệu trong

mạng cảm biến không dây và các thiết bị điện tử chăm sóc s

ức khỏe. Điều quan

trọng trong các ứng dụng này là sử dụng bộ ADC tiết kiệm năng lượng để kéo d

ài

tuổi thọ pin. Bài báo này trình bày một thanh ghi xấp xỉ kế tiếp (Successive-approximation register - SAR) 15-bit ADC đ

ể sử dụng trong các hệ thống y sinh. Để

giảm thiểu công suất và diện tích chuyển đổi dựa trên các yêu c

ầu về độ tuyến tính,

thiết kế bộ chuyển đổi tín hiệu số sang tương tự đa phân đoạn và chuy

ển mạch

hỗn hợp được đề xuất. SAR ADC đề xuất đư

ợc mô phỏng bằng cách sử dụng

Simulink của Matlab, được kiểm thử và layout trên ph

ần mềm Cadence 180nm.

Kết quả mô phỏng cho thấy ADC đạt được 14,78 bit số bit hiệu dụng (

Effective

numbers of bits - ENoB), 111,5dB dải động không giả nhiễu (Spurious-

free

dynamic range - SFDR) với 90,74dB tỷ lệ tín hiệu trên nhiễu (Signal-to-

noise ratio

- SNR) ở tốc độ lấy mẫu 10MHz. Từ khoá: Bộ chuyển đổi tương tự - s

ố, thanh ghi xấp xỉ kế tiếp, trọng số bit nhị

phân v

ới giảm tụ điện. ABSTRACT Analog to Digital Converters (ADCs) are widely used to monitor the long-

term

characteristics of signals in wireless sensor networks and healthcare electronics

. It

is important in these applications to use a power-

efficient ADC to extend battery

life. This paper presents a 15-bit Successive-

approximation register (SAR) ADC for

use in biomedical systems. M

inimize the power and conversion area based on

linearity requirements, a mixed-switch and multi-segment digital-to-

analog

converter design is proposed. The proposed SAR ADC is simulated using Matlab's

Simulink, tested and laid out on Cadence 180nm software

. Simulation results

show that the ADC achieves 14.78 effective numbers of bits (ENoB), 111.5dB

spurious-free dynamic range (SFDR) with 90.74dB signal-to-noise ratio (Signal-to-noise ratio - SNR) at 10MHz sampling rate. Keywords: Analog-to-

digital converter, next approximation register, binary

bit weighting with capacitor reduction. 1Lớp Điện tử Truyền thông 02 - K14, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội2Lớp Điện tử Truyền thông 04 - K16, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội3Lớp Điện tử Truyền thông 01- K16, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội

4Lớp Điện tử Truyền thông 06- K16, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội

5Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội *Email: viethanguyen.haui@gmail.com 1. GIỚI THIỆU Với mức tiêu thụ điện năng thấp, cần thiết để các ứng dụng cảm biến y sinh di động chạy trong thời gian dài bằng pin. Băng thông tần số thấp của tiềm năng sinh học con người lên đến vài kHz. Điện tâm đồ (Electrocardiogram - ECG) có biên độ khoảng 1mV [1]. Điện não đồ (Electroencephalogram - EEG) có dải tần từ 0,5Hz đến 150Hz và dải biên độ từ 10 đến 100µV [2]. Biên độ bình thường của điện thế trường cục bộ (Local field potential - LFP), nằm trong khoảng từ 1Hz đến 200Hz là 1mV [3]. Vì tiềm năng sinh học là tín hiệu có biên độ thấp, nên trước tiên phải xử lý tín hiệu trên chúng. Bộ chuyển đổi tương tự sang số sẽ là thành phần xây dựng quan trọng để xử lý tín hiệu (ADC). Do đó, độ chính xác của tiềm năng sinh học quan sát được phụ thuộc vào hiệu suất của bộ khuếch đại và ADC. ADC thanh ghi xấp xỉ liên tiếp (Successive Approximation Register - SAR) thường được sử dụng trong các ứng dụng năng lượng thấp [4]. Hiệu suất của DAC (Digital to analog converter) mảng điện dung, là một trong những khối xây dựng chính của SAR ADC, ảnh hưởng đến độ tuyến tính, tốc độ chuyển đổi, mức tiêu thụ điện năng và diện tích của SAR ADC. Trong số các cấu trúc DAC khác nhau được sử dụng trong SAR ADC, DAC mảng điện dung có trọng số nhị phân với tụ điện suy giảm (Binary-weighted capacitive-array - BWA) đã nhận được rất nhiều sự chú ý [5-7]. Cấu trúc BWA là một biến thể của mảng tụ điện có trọng số nhị phân truyền thống (Binary-weighted capacitor-array - CBW) [8] trong đó một hoặc nhiều tụ điện suy giảm CAT1,2 được sử dụng để chia cấu trúc CBW thành hai hoặc nhiều mảng phụ. Tụ điện đơn vị trong cấu trúc BWA nhỏ hơn đáng kể so với cấu trúc CBW. Cấu trúc BWA đã được cải thiện theo một số cách tiếp cận [5-7]. DAC BWA phân đoạn (non-fractional BWA - FBWA) [5] giảm điện dung đầu vào bằng cách sử dụng tụ điện suy hao phân đoạn, mặc dù điều này dẫn đến kết hợp kém với các tụ điện khác. Để cấu trúc này đạt được các yêu cầu về độ tuyến tính, thường xuyên phải hiệu chuẩn. Vấn đề không phù hợp được giải quyết bằng BWA không phân đoạn (NFBWA) DAC [6]. Một thiết kế NFBWA khác [7] sử dụng bội số nguyên của tụ điện đơn vị làm tụ điện suy giảm để đạt được kết hợp mạnh với chi phí tiết kiệm diện tích. Tuy nhiên, để đáp ứng tỷ lệ cơ số 2, tụ điện giả CAT1,2 bị loại bỏ, dẫn đến bit không đáng kể (LSB) bị suy hao [2].

CÔNG NGHỆ Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 13.2023

102

KHOA H

ỌC

Trong nghiên cứu này, một NFBWA DAC được trình bày để giảm thiểu mức tiêu thụ điện năng và không gian đồng thời giải quyết các vấn đề với các BWA DAC truyền thống. Matlab Simulink được sử dụng để mô phỏng hoạt động của một ADC SAR 15-bit với các DAC được đề xuất sau đó so sánh với DAC lý tưởng. Mức độ phân đoạn và các giá trị tụ điện đơn vị liên quan trong cả hai mảng phụ được xác định dựa trên hiệu suất và các yêu cầu phù hợp. Khi so sánh với các quy trình CBW và BWA tiêu chuẩn, kết quả cho thấy sự cải thiện cả về năng lượng và diện tích. Sử dụng Cadence 180nm để đánh giá hiệu năng của bộ ADC và thiết kế mạch layout. 2. CƠ SỞ LÝ THUYẾT ADC thanh ghi xấp xỉ liên tiếp (SAR) là lựa chọn tốt nhất trong số các kiến trúc bộ chuyển đổi khác nhau vì mức tiêu thụ điện năng thấp và độ chính xác chuyển đổi tuyệt vời cùng với thiết kế dễ hiểu [8, 9]. Kỹ thuật tìm kiếm nhị phân được sử dụng trong SAR ADC, đòi hỏi một cấu trúc đơn giản bao gồm một mẫu và giữ (S/H), bộ so sánh, bộ chuyển đổi kỹ thuật số sang tương tự và khối thanh ghi xấp xỉ liên tiếp [10]. Cấu trúc liên kết này thường được sử dụng để tạo ADC có độ phân giải trung bình cao cho các ứng dụng tốc độ trung bình thấp. Trong bài báo cáo này, logic SAR đồng bộ được chọn làm khối điều khiển để đánh giá các thiết kế được đề xuất. Bộ điều khiển SAR so sánh số VIN và VDAC và điều chỉnh kỹ thuật số nguồn cấp cho DAC theo kết quả so sánh, như được minh họa trong hình 1. Logic SAR tạo tín hiệu điều khiển lấy mẫu cho công tắc lấy và giữ mẫu (Sample and Hold) và tín hiệu điều khiển cho trình điều khiển công tắc DAC trong DAC điện dung vi sai sử dụng phương pháp chuyển mạch lai. Lợi ích của phương pháp tìm kiếm nhị phân này là tốc độ nhanh hơn phương pháp tìm kiếm trực tiếp vì cần một chu kỳ cho mỗi độ phân giải bit. Nói cách khác, số lần so sánh cần thiết của phương pháp tìm kiếm lặp lại là một hàm tuyến tính của độ phân giải thay vì hàm mũ, dẫn đến hiệu quả năng lượng cao hơn.

SAR

DAC

S/H

n-2

n-1

...

REF

CLK

EOC

DAC

Hình 1. Sơ đồ bộ SAR ADC cơ bản DAC rất quan trọng trong việc xác định dòng SAR ADC, ngoài tiếng ồn và tốc độ, trong số các yếu tố khác. Thật vậy, sự khác biệt giữa các tụ điện được sử dụng để sử dụng DAC là một nguyên nhân quan trọng gây ra lỗi tuyến tính [11], vì nó là sự khác biệt giữa các tụ điện được sử dụng để sử dụng DAC. Ngoài ra, phương pháp chuyển đổi được sử dụng có ảnh hưởng đến lượng điện năng mà bộ chuyển đổi sử dụng. Hình 2 cho thấy sơ đồ khối của 15-bit trong Simulink trong Matlab.

CONTROL

LOGIC

RESET SWs

BLOCK

DAC

BLOCK

DAC

BLOCK

DAC

RESET

DATA

AT1

AT2

REF

SW1 SW2 SW3 SW4 SW5

Conn1 Conn2

CONTROL LOGIC

REF

C 2C 4C 8C 16C

Hình 2. Sơ đồ khối của bộ DAC 15-bit trong Simulink

DAC

CONTROL LOGIC

REF

GND

...

Hình 3. Cấu trúc của bộ CBW DAC

CIN

CAT1 CAT2

C1C0

Cl-1

... ...

Cn-1

...

Cm-1

MSBLMSBLSB

DAC

CONTROL LOGIC

REF

GND

Hình 4. Cấu trúc bộ NFBWA DACs 15-bit đề xuất Hình 3 mô tả kiến trúc NFBWA DAC đa phân đoạn N-bit một đầu cuối với các tụ điện suy giảm, đây là bội số của tụ điện đơn vị để cải thiện khả năng chịu đựng không phù hợp. Mảng DAC được chia thành ba mảng con với tỷ lệ độ rộng bit m : n : l. Mảng con bit quan trọng nhất (MSB) có m bit và các tụ điện tương ứng C0 ∼ Cm-1. Mảng con vài MSB (FMSB) bao gồm n bit và tụ điện C0 ∼ Cn-1. Để đạt được độ tuyến tính tối đa trong DAC, mảng con LSB sử dụng phân đoạn LSB l-bit (với m = n = l = 5 và CIN = C với C = 0,1 đến 1pF). Như được hiển thị trong hình 3, phần bên trái và bên phải của CAT1 là các mảng con LSB và LMSB trong khi phần bên trái và bên phải của CAT2 lần lượt là các mảng con LMSB và MSB. Trong mỗi mảng con, tất cả các tụ điện được gán theo tỷ lệ cơ số-2. Kiến trúc này sử dụng ít tụ điện đơn vị hơn so với DAC mảng điện dung có trọng số nhị phân (CBW) điển hình cho thấy trong Hình 3, giúp giảm đáng kể hằng số thời gian sạc và năng lượng chuyển mạch. Với các tụ điện khác, NFBWA sử dụng bội số phân số của các tụ điện đơn vị, cách bố trí không chính xác do khả năng kết hợp kém hơn với các tụ điện khác. Hơn nữa, các hiệu ứng ký sinh của BWA DAC làm giảm đáng kể năng suất phi tuyến tích phân và vi phân của ADC. Vì vậy, DAC đề xuất của bài báo cáo này, đối với tụ điện suy giảm CAT, giá trị của nó được đặt thành xấp xỉ điện dung tương đương C hoặc C ~ CAT = (tụ điện đơn vị tổng của mảng LSB) / (tụ điện đơn vị tổng của mảng MSB). Điều này đảm bảo rằng kết nối chuỗi của mảng con LSB và CAT1,2 phù hợp với CIN. Bằng cách này, các tụ điện liên quan đến bit C1∼ Cn,m,l

SCIENCE - TECHNOLOGY Số 13.2023 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 103

có thể tạo ra điện áp ở dạng cơ số 2 trong khi tránh sử dụng các tụ điện suy giảm phân số. Trong trường hợp cấu trúc C-2C thuần túy, toàn bộ cấu trúc có thể được chia thành N mảng con. Bởi vì chỉ có 5 bit MSB, lỗi khuếch đại không ảnh hưởng đến tính tuyến tính của ADC và tác động của lỗi khuếch đại trong các mảng con bit ít quan trọng hơn sẽ làm giảm hiệu suất tuyến tính. Do đó, việc sử dụng cấu hình C-2C với một bit MSB của NFBWA khác cho DAC độ phân giải cao với các yêu cầu nghiêm ngặt về tuyến tính là không thể thực hiện được. Nếu cấu trúc NFBWA được so sánh với một DAC điện dung có cấu trúc BWA, thì hiệu suất tuyến tính của một DAC điện dung có cấu trúc BWA chủ yếu bị ảnh hưởng bởi các mối lo ngại về ký sinh trùng và không khớp. Lỗi khuếch đại là do điện dung ký sinh trên tấm trên cùng của mỗi mảng con. Công suất ký sinh của các mảng con LSB, LMSB và MSB trong cấu trúc được đề xuất lần lượt được ký hiệu là CIN, Cm-1 và Cn-1 trong hình. 4. Lỗi khuếch đại do CIN gây ra không ảnh hưởng đến hiệu suất tuyến tính của mảng con MSB [12]. Các lỗi khuếch đại của mảng phụ LMSB và LSB được kiểm tra trong phần tiếp theo bằng cách sử dụng mức tăng của mảng phụ MSB làm tham chiếu mà không tính đến sự không phù hợp của tụ điện. 3. KẾT QUẢ VÀ KẾT LUẬN

0.2

0.4

0.6

0.8

1.0

-0.2

-0.4

-0.6

-0.8

-1.0

0 1 2 3 4 5 6 7 8 910

Voltage

Ouput ideal_SAR ADC 15-bit

Hình 5. Tín hiệu của khối DAC lý tưởng

0.2

0.4

0.6

0.8

1.0

-0.2

-0.4

-0.6

-0.8

-1.0

0 1 2 3 4 5 6 7 8 9 10

Voltage

Time (us)

Output proposed_SAR ADC 15-bit

Hình 6. Tín hiệu của khối DAC đề xuất Để đạt được tiêu chí tuyến tính, tỷ lệ tín hiệu trên tạp âm và độ méo hiệu suất động (SNDR) được dự đoán cho ADC SAR 15 bit phải lớn hơn 6,02(N-1)+1,76dB, có nghĩa là (N-1) hiệu dụng số bit (ENOB). Do đó, SNDR của DAC 15 bit được đề xuất phải lớn hơn 85.95 dB. Trong Matlab, mô hình hành vi SAR ADC 15 bit với NFBWA DAC được đề xuất được mô phỏng để xác định nhu cầu phù hợp cho từng mức độ phân đoạn. Ngoại trừ khối DAC, các khối xây dựng như bộ so sánh, công tắc S/H và công tắc điều khiển kỹ thuật số được cho là hoàn hảo, do đó, hiệu suất động của DAC cuối cùng sẽ xác định hiệu suất của SAR ADC.

DNL

INL

Hình 7. Kết quả mô phỏng của DNL và INL Đối với DAC có độ phân giải cao, mảng phân chia giảm thiểu diện tích tổng thể của các tụ điện cần thiết. Phần chính của đơn vị phát hiện tần số của đơn vị cấu hình được đề xuất, thiết lập tần số của tín hiệu tương tự đầu vào dựa trên tần số xung nhịp hoạt động và tốc độ mẫu của ADC đã chọn, là ADC SAR 15 bit được đề xuất. ADC được đề xuất đã được mô phỏng cho các thông số kỹ thuật dự kiến nhằm xác minh mô hình hành vi được đề xuất của ADC và hiểu được hậu quả của các mục không lý tưởng khác nhau. Với Fsample là 10MHz và các tín hiệu đầu vào ở 2VP-P, để xác thực mô hình hành vi được đề xuất của ADC và hiểu tác động của nhiều điểm không lý tưởng khác nhau, ADC được đề xuất đã được mô phỏng cho các thông số kỹ thuật mong muốn. Các dạng sóng đầu ra của tín hiệu được tái cấu trúc theo SAR ADC 15-bit có thể định cấu hình lý tưởng và không lý tưởng được đề xuất được hiển thị trong hình 5 và 6. Để phân tích được đề xuất, một mô phỏng mức độ chuyển tiếp đã được thực hiện trên một-bit đơn 15-bit. bộ chuyển đổi NFBWA được tăng cường. Kết quả mô phỏng được hiển thị trong hình 7. Như mong đợi, DNL có mẫu tuần hoàn có mã nằm trong khoảng -0,3/0,3 trong khi INL là dải -0,1/0,6 LSB. Ngoài ra, chúng tôi đạt được SNR lên tới 90,74dB, tương đương với số bit hiệu dụng 15 bit (ENoB). Ngoài ra, tổng độ méo hài (THD) của DAC không lý tưởng là -13,67dB. Tình huống lý tưởng là 111,50dB và 90,74dB dẫn đến dải động không có tạp âm (SFDR) và tỷ lệ tín hiệu trên tạp âm (SNR). Hình 8 mô tả mạch layout của bộ SAR ADC 15-bit trên phần mềm Cadence với diện tích chip là 3,23mm2. Bảng 1. So sánh hiệu suất của DAC điện dung 15 bit với các cấu trúc khác nhau Design MSB:FMSB

:LSB Area (C) Calibration Block Unit Cap. Ratio

Enery (C.Vref2)

ENoB CBW 8:7 32768 No 1 4368 15,01

NFBWA [7] 8:0:4 2072 No 2 182.0 11,64

NFBWA [15] 10:1:1 32768 No 4 4368 10,47

This work 5:5:5 482(1/5)

No 3 12.84 14,78

CÔNG NGHỆ Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 13.2023

104

KHOA H

ỌC

Hình 8. Hình layout trên phần mềm Cadence Do ảnh hưởng của sự không phù hợp của tụ điện từ mảng con MSB chi phối hiệu suất động [13] nên các mô phỏng được thực hiện để ước tính độ lệch chuẩn không phù hợp tối đa cho MSB dựa trên yêu cầu SNDR. Từ bảng 1, diện tích của đề xuất này nhỏ hơn đáng kể so với cấu trúc khác. Ngoài ra, thông số ENoB cũng hiệu quả hơn so với các cấu trúc còn lại. Bảng 2 cho thấy so sánh với một số cấu trúc liên kết khác. Mặc dù đạt được hiệu suất cao 9,18 bit bằng cách sử dụng cấu trúc CBW trong [6] nhưng INL và DNL quá lớn, dẫn đến lỗi cực kỳ lớn trong mạch và hoạt động của ADC hầu như không chính xác. Ngoài ra, với cấu trúc tương tự như 12-NFBWA trong tài liệu tham khảo [16], ENoB chỉ đạt được 10,47-bit ở tốc độ lấy mẫu 1KS/s. Vì vậy, ADC SAR 15-bit được đề xuất của bài báo này, ENoB đạt 14,78-bit, độ chính xác của ADC tăng lên đáng kể ở tần số lấy mẫu Fsample = 10M/s. Bảng 2. Tóm tắt và so sánh hiệu suất của ADC SAR tốc độ cực thấp Design [6] [14] [15] [16] This work

Topology CBW BWA BWA NFBWA NFBWA (BWA) Bit 10 5 5 12 15 Sampling rate (MS/s) 50 500 800 1K 10 Clock Mode Syn. Asyn. Asyn. Syn. Syn. DNL (LSB) +0,91/

-0,63 0,26 -0,56/+0,53

+0,35/

-0,41 -0,3/+0,3

INL (LSB) +1,27/

-1,36 0,16 -0,62/+0,61

+0,6/ -0,74 -0,1/+0,6

ENoB 9,18 4,10 (fin =120MHz)

4,52/4,40 10,47 14,78 4. KẾT LUẬN Một thiết kế NFBWA DAC tiết kiệm năng lượng và tiết kiệm không gian được đưa ra và mô phỏng trong Matlab Simulink trong công việc này và được kiểm thử trên phần mềm Cadence 180nm. Trong bài báo cáo này, ADC SAR 10MS/s 15-bit được trình bày để xử lý tín hiệu y sinh. Bằng cách kết hợp DAC NFBWA 3 phân đoạn được đề xuất phương pháp tiếp cận thiết kế toàn diện cho ADC SAR 15-bit với DAC được đề xuất được cung cấp để giảm thiểu mức tiêu thụ điện năng và kích thước mảng điện dung. Khi so sánh với các thuật toán BWA truyền thống, phương pháp được đề xuất vượt trội hơn chúng trong khi vẫn duy trì khả năng khớp tốt, với ENoB đạt được 14,74-bit, SNR chỉ 90,74dB ở tốc độ lấy mẫu 10MS/s. TÀI LIỆU THAM KHẢO [1]. P. Fiedler, R. Mühle, S. Griebel, P. Pedrosa, C. Fonseca, F. Vaz, F. Zanow, J. Haueisen, 2018. Contact pressure and flexibility of multipin dry EEG electrodes. IEEE Trans. Neural Systems and Rehabilitation Engineering, 26, 4, 750–757. [2]. X. T. Pham, N. T. Nguyen, V. N. Nguyen, J. W. Lee, 2021. Area and Power-Efficient Capacitively-Coupled Chopper Instrumentation Amplifiers in 28 nm CMOS for Multi-Channel Biosensing Applications. in IEEE Access, 9, 86773-86785. [3]. X. T. Pham, V. N. Nguyen, J. S. Kim, J. W. Lee, 2021. Chopper Amplifier With a Low-Noise DC Servo Loop, an Embedded Ripple Reduction Loop, and a Squeezed Inverter Stage. in IEEE Transactions on Circuits and Systems II: Express Briefs, 68, 6, 1793-1797. [4]. B. Murmann, 2015. The Race for the Extra Decibel: A Brief Review of Current ADC Performance Trajectories. in IEEE Solid-State Circuits Magazine, 7, 3, 58-66. [5]. Y. Chen, et al., 2009. Split capacitor DAC mismatch calibration in successive approximation ADC. 2009 IEEE Custom Integrated Circuits Conference, 279-282. [6]. A. Agnes, E. Bonizzoni, P. Malcovati, F. Maloberti, 2008. SAR ADC with Time-Domain Comparator. IEEE International Solid-State Circuits Conference - Digest of Technical Papers, 246-610. [7]. Y. Li, Y. Lian, 2014. Improved binary-weighted split-capacitive-array DAC for high-resolution SAR ADCs. Electronics Letter, 50, (17), 1194–1195. [8]. N. Verma, A. P. Chandrakasan, 2007. An ultra low energy 12-bit rate resolution scalable SAR ADC for wireless sensor node. IEEE J. SolidState Circuits, 42, 6, 1196–1205. [9]. S. Gambini, J. Rabaey, 2007. Low-power successive approximation converter with 0.5 supply in 90 nm CMOS. IEEE J. Solid-State Circuits, 42, 11, 2348–2356. [10]. Md.Kareemoddin, A. Ashok Kumar, Syed Musthak Ahmed, 2013. Design of low power SAR ADC in Biomedical Applications. International Journal of Advanced Research in Computer Engineering & Technology (IJARCET) 2, 7. [11]. Saberi, M., Lotfi, R., Mafinezhad, K., Serdijn, W.A, 2011. Analysis of power consumption and linearity in capacitive digital-to-analog converters used in successive approximation ADCs. IEEE Trans. Circuits Syst. I, 58, (8), 1736–1748. [12]. H. Gao, et al., 2012. HermesE: A 96-channel full data rate direct neural interface in 0.13 µm CMOS. IEEE J. Solid-State Circuits, 47, 4, 1043–1055. [13]. T. Wakimoto, H. Li, K. Murase, 2010. Statistical analysis on the effect of capacitance mismatch in a high-resolution successive-approximation ADC. IEEJ Transactions on Electrical and Electronic Engineering, 6(S1), S89–S93. [14]. B. P. Ginsburg, A. P. Chandrakasan, 2007. 500-MS/s 5-bit ADC in 65-nm CMOS With Split Capacitor Array DAC. in IEEE Journal of Solid-State Circuits, 42, 4, 739-747. [15]. Ying-Zu Lin, Soon-Jyh Chang, Yen-Ting Liu, Chun-Cheng Liu, Guang-Ying Huang, 2009. A 5b 800MS/s 2mW asynchronous binary-search ADC in 65nm CMOS. IEEE International Solid-State Circuits Conference - Digest of Technical Papers, 80-81,81a. [16]. Wei Mao, Yongfu Li, Chun-Huat Heng, Yong Lian, 2019. A Low Power 12-bit 1-kS/s SAR ADC for Biomedical Signal Processing. IEEE transactions on Circuits and Systems I: Regular Papers, 66, 477-488.