intTypePromotion=1
ADSENSE

Thiết kế mạch số dùng HDL-Chương 3: Thiết kế mạch luậnlý tuần tự

Chia sẻ: Nguyễn Doãn Hùng | Ngày: | Loại File: PDF | Số trang:41

145
lượt xem
30
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Các phần tử lưu trữ Fli Fl ering • Flip-Flop. • Bus và các thiết bị ba trạng thái ginee. Thiết kế máy tuần tự Đồ thị trạng thái State Eng biến đổi (State- Transaction Graph). Bộ h ể ã ối tiế h iệ t ề dữ uter chuyển mã nối tiếp cho việc truyền liệu (Serial-line code converter) omp Rút gọn trạng và các trạng thái tương đương Co Advanced Digital Design with the Verilog HDL - ©2009, Pham Quoc Cuong 2 chapter 3 g...

Chủ đề:
Lưu

Nội dung Text: Thiết kế mạch số dùng HDL-Chương 3: Thiết kế mạch luậnlý tuần tự

  1. dce 2009 Thiết kế mạch số dùng HDL Chương 3: Thiết kế mạch luậnlý 3: Thi lu tuần tự
  2. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 2 ©2009, Pham Quoc Cuong chapter 3
  3. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 3 ©2009, Pham Quoc Cuong chapter 3
  4. Mạch tuần tự Computer Engineering 2009 • Ngõ ra ở thời điểm t phụ thu vào ngõ vào thuộc vào ngõ vào tại thời th điểm t và “lịch sử” ngõ vào trước đó a y1 • Cần những phần tử lưu b Sequential trữ lại các trạng thái quá y2 c khứ của mạch Circuit y3 • Mạch tuần tự có thể là đơn định hay xác suất, đị đồng bộ hay bất đồng bộ • Các phần mềm tổng hợp ph hiện chỉ hỗ trợ đồng bộ (synchronous) (synchronous) Advanced Digital Design with the Verilog HDL - 4 ©2009, Pham Quoc Cuong chapter 3
  5. Các phần tử bộ nhớ (Storage elements) Computer Engineering 2009 • Lưu trữ thông tin dưới dạng nhị phân • Level sensitive  Latches  Ngõ ra của mạch thay đổi ngay khi một hay nhi ngõ vào thay đổ (tín hi enable tích nhiều ngõ vào thay đổi (tín hiệu enable tích cực) • Edge sensitive  Flip-Flop  Ngõ ra của mạch chỉ thay đổi khi có tín hiệu đồ đồng bộ Advanced Digital Design with the Verilog HDL - 5 ©2009, Pham Quoc Cuong chapter 3
  6. Latches Computer Engineering 2009 S1 R1 Qnext Q’next S2 R2 Qnext Q’next 0 0 Q Q’ Hold 0 0 1 1 Not allowed 0 1 1 0 Set 0 1 0 1 Reset 1 0 0 1 Reset 1 0 1 0 Set 1 1 Q Q’ Hold 1 1 0 0 Not allowed Advanced Digital Design with the Verilog HDL - 6 ©2009, Pham Quoc Cuong chapter 3
  7. Latches trong suốt (D-latch) Computer Engineering 2009 • Dữ liệu ngõ ra chỉ thay đổi theo ngõ vào khi khi latch được phép hoạt động (enable) độ • Clocked Latch Enable = 0, Hold state Advanced Digital Design with the Verilog HDL - 7 ©2009, Pham Quoc Cuong chapter 3
  8. D-latch Computer Engineering 2009 Advanced Digital Design with the Verilog HDL - 8 ©2009, Pham Quoc Cuong chapter 3
  9. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 9 ©2009, Pham Quoc Cuong chapter 3
  10. Flip-Flop Computer Engineering 2009 • Hoạt động đồng bộ với cạnh lên hoặc xuống của xung clock D FF  Master-slave FF  J-K FF FF  T FF  Advanced Digital Design with the Verilog HDL - 10 ©2009, Pham Quoc Cuong chapter 3
  11. D Flip-Flop Computer Engineering 2009 D Q Qnext D Q 0 0 0 0 1 0 1 0 1 clk Q' 1 1 1 Advanced Digital Design with the Verilog HDL - 11 ©2009, Pham Quoc Cuong chapter 3
  12. Master-slave Flip-Flop Computer Engineering 2009 • D FF có thể được hiện thực từ 2 D-latch với cấu trúc Master-Slave Data D Q D Q En En Q' clock • Transmission gate (non-restoring) Transmission gate (non ~enable ~enable output_sig input_sig enable enable Advanced Digital Design with the Verilog HDL - 12 ©2009, Pham Quoc Cuong chapter 3
  13. JK FF và T FF Computer Engineering 2009 • JK Flip Flop J Q K clk Q' • T Flip Flop (Toggle FF) Flip Flop (Toggle FF) T Q clk Q' Advanced Digital Design with the Verilog HDL - 13 ©2009, Pham Quoc Cuong chapter 3
  14. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 14 ©2009, Pham Quoc Cuong chapter 3
  15. Bus và các thiết bị ba trạng thái Computer Engineering 2009 • Bus  Kết nối nhiều thiết bị với nhau  Đường dữ liệu tốc độ cao • Thiết bị ba trạng thái  Kết nối vào bus  Ngõ ra là hàm của ngõ vào nếu tín hiệu điều khiển tích cực  Ngõ ra ở dạng tổng trở cao (Hi-Z) nếu tín hiệu điều khiển không tích cực Advanced Digital Design with the Verilog HDL - 15 ©2009, Pham Quoc Cuong chapter 3
  16. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 16 ©2009, Pham Quoc Cuong chapter 3
  17. Máy tuần tự - Định nghĩa Computer Engineering 2009 • Trạng thái (State) của máy tuần tự là những thông tin hiện tại của máy • Trạng thái ở thời điểm t + 1 được quyết định bởi trạng thái ở thời điểm t và giá trị đầu vào tại thời điểm t • Tập hợp các trạng thái của máy trạng thái là hữu hạn nên được gọi là máy trạng thái hữu hạn (Finite State Machine FSM Machine - FSM) Input Present State (PS) (PS) Next state Next-state Logic Memory (NS) Block Diagram of a sequential Feedback of present state machine Advanced Digital Design with the Verilog HDL - 17 ©2009, Pham Quoc Cuong chapter 3
  18. Máy trạng thái đồng bộ Computer Engineering 2009 (Synchronous sequential machine) (Synchronous sequential machine) • Máy trạng thái bất đồng bộ gặp vấn đề race condition condition • Máy trạng thái đồng bộ sử dụng xung clock để đồ đồng bộ các trạng thái ngõ vào các tr thái ngõ vào • Tín hiệu xung clock có thể đối xứng hay bất đối xứng • Thời khoảng xung clock phải lớn hơn thời gian tính toán chuyển trạng thái toán chuy tr thái • Máy trạng thái hữu hạn đồng bộ (Synchronous FSMs) FSMs)  Số trạng thái  Điều khiển chuyển trạng thái bằng xung clock khi chuy tr thái xung clock Advanced Digital Design with the Verilog HDL - 18 ©2009, Pham Quoc Cuong chapter 3
  19. Mealy machine vs. Moore machine Computer Engineering 2009 Input Output Next-state Output State register register Combinational Combinational (Memory) Logic Logic Clock Feedback of present state Block Diagram of a Mealy sequential machine Diagram of Mealy sequential machine Input Output Next Next-state Output State register Combinational Combinational (Memory) Logic Logic Clock Feedback of present state Block Diagram of a Moore sequential machine Advanced Digital Design with the Verilog HDL - 19 ©2009, Pham Quoc Cuong chapter 3
  20. Nội dung chính Computer Engineering 2009 • Các phần tử lưu trữ • Flip-Flop • Bus và các thiết bị ba trạng thái • Thiết kế máy tuần tự • Đồ thị biến đổi trạng thái (State- th bi đổ tr thái (State Transaction Graph) • Bộ chuyển mã nối tiếp cho việc truyền dữ ti liệu (Serial-line code converter) • Rút gọn trạng và các trạng thái tương đương Advanced Digital Design with the Verilog HDL - 20 ©2009, Pham Quoc Cuong chapter 3
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

 

Đồng bộ tài khoản
2=>2