BÀI TẬP ÔN VHDL

Chia sẻ: Nguyen Hung | Ngày: | Loại File: PDF | Số trang:11

Thêm vào BST

Báo xấu

310
lượt xem 41
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Tìm dạng tối thiểu hóa theo SOP của . Kiểm tra lại kết quả tính tay bằng nhập các hàm trên chưa rút gọn thông qua biểu diễn bẳng chân trị trong MAX+plus II bằng Waveform. Edit và complie nó. Ta độc được kết quả rút gọn trong file. Tìm dạng tối thiểu hóa theo PÓ của

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: BÀI TẬP ÔN VHDL

HBK Tp HCM Khoa i n- T BM T Bài t p ôn VHDL 1. Tìm d ng t i thi u hóa theo SOP c a a. f(x1, x2, x3) = Σm (3, 4, 6, 7) b. f(x1, x2, x3) = Σm (1, 3, 4, 6, 7) Ki m tra l i k t qu tính tay b ng cách nh p các hàm trên chưa rút g n thông qua bi u di n b ng chân tr trong MAX+plus II b ng Waveform Editor và compile nó. Ta c ư c k t qu rút g n trong file .rpt . 2. Tìm d ng t i thi u hóa theo POS c a c. f(x1, x2, x3) = Π M(0, 2, 5) d. f(x1, x2, x3) = Π M(0, 1, 5, 7) Ki m tra l i k t qu tính tay b ng cách nh p các hàm trên chưa rút g n thông qua bi u di n b ng chân tr trong MAX+plus II b ng Waveform Editor và compile nó. Ta c ư c k t qu rút g n trong file .rpt . 3. Cho các bi n vào X=x1x0 và Y=y1y0, ra c a h t h p là hàm f ư c nh nghĩa f(X,Y) = 1 n u X khác Y; f(X,Y)=0 n u X=Y. Tìm d ng t i thi u c a f theo SOP. 4. Dùng Graphic Editor v m ch th c hi n các hàm sau a. f1 = x2x3x4 + x1x2x4 + x1x2x3 + x1x2x3 b. f2 = x2x4 + x1x2 + x2x3 Hãy s d ng mô ph ng ch c năng/hàm ch ng t r ng f1 = f2. 5. Tương t 4. v i các hàm sau a. f1 = (x1 + x2 + x4) ( x2 + x3 + x4) (x1 + x3 + x4) (x1 + x3 + x4) b. f2 = (x2 + x4) (x3 + x4) (x1 + x4) Hãy s d ng mô ph ng ch c năng/hàm ch ng t r ng f1 = f2. 6. Dùng Text Editor vi t b ng VHDL các hàm: 7. a) Xét các phát bi u gán sau f1
b) Trong các danh hi u sau hãy tìm ra các danh hi u h p l và không h p l . V i các danh hi u không h p l , hãy gi i thích t i saov i cách vi t ó không h p l ? reset_ out Time_Co CaRryOut? 32bit_addr Addr32bit and 74HC00_102 reset& out1 CaRryOut _rst c) o n mã sau có các l i. Hãy tìm ra và gi i thích? -- line 1 Library ieee -- line 2 USE ieee_std_logic_1164.all -- line 3 -- line 4 ENTITY encoder42 IS -- line 5 PORT IS (w : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- line 6 y : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); -- line 7 z : OUT STD_LOGIC); -- line 8 END encoder; -- line 9 -- line 10 ARCHITECTURE Behavior OF encoder42 IS -- line 11 BEGIN -- line 12 "11" WHEN w(3) = '1' ELSE; y
10. Thi t k m ch nhân 2 s nh phân 2 bit: Z = A x B, v i A=A1A0, B=B1B0 và Z=Z3Z2Z1Z0. Thi t k và cài t b ng 1 trong 3 cách design entry. 11. So sánh 2 s A (2 bit: A1A0), B (2 bit: B1B0); h có 3 ngõ ra f1=1 n u A=B, f2=1 n u A < B và f3=1 n u A>B. 12. Tương t câu trên cho A và B u là d li u 4 bit. 13. M ch t o parity ch n cho d li u vào 4 bit. 14. Tương t câu trên cho d li u là 8 bit. 15. Thi t k m ch th c hi n x2+x+1 v i x=x2x1x0. 16. Th c hi n hàm f ho t ng theo b ng sau: M ch nh n m t s X (4 bit: x3x2x1x0) có 4 ngõ ra như sau: • f1 = 1 n u X chia h t cho 2 • f2 = 1 n u X chia h t cho 3 • f3 = 1 n u X chia h t cho 4 • f4 = 1 n u X chia h t cho 5 17. Cho m ch sau: a) Hãy tìm bi u th c t i thi u cho F(A,B,C,D) d ng SOP. b) Vi t chương trình VHDL cài t hàm trên. c) Thêm m t tín hi u clk ch cho ngõ ra F thay i khi có c nh lên clk, còn khi clk tr ng thái khác thì ngõ ra F gi tr cũ v a trư c ó. 18. Dư i ây là m t chương trình VHDL mô t b m lên 4 bit ơn gi n LIBRARY ieee ; USE ieee.std_logic_1164.all ; USE ieee.std_logic_unsigned.all ; ENTITY upcount IS PORT ( Clock : IN STD_LOGIC ; Q : BUFFER STD_LOGIC_VECTOR(1 DOWNTO 0) ) ; END upcount ; Behavior OF upcount IS ARCHITECTURE BEGIN PROCESS ( Clock ) BEGIN IF (Clock’EVENT AND Clock = ‘1’) THEN VHDL-BTOT-trang 3/11
Q
7 end nandgate; 8 architecture nandgate_arch of nandgate is 9 signal connect1 : bit; 10 begin 11 connect1
end write_entity; 27. Tìm các l i trong o n mã sau và hãy s a l i cho úng: entity 4to1_mux port( signal a, b, c, d: std_logic_vectors(3 downto 0); select: in std_logic-vector(1 downto 0); x: out bit_vector(3 downto 0); end architecture of 4to1_mux begin p1: process begin if select =’00’ then x
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem IS PORT (Input: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Output: OUT STD_LOGIC_VECTOR(3DOWNTO 0)); END problem; ARCHITECTURE LogicFunc OF problem IS BEGIN WITH Input SELECT Output
35. Xét mã VHDL hình sau: a. V m ch logic tương ng v i nó. b. Cho bi t danh sách dò s thay i c a tín hi u trong process this và that? Danh sách t i thi u cho các process ó là gì? VHDL-BTOT-trang 8/11
36. Hãy vi t mã VHDL cho các FSM sau: a. b. VHDL-BTOT-trang 9/11
37. Thi t k m ch nhân song song 2 s 2 bit b ng VHDL. T ó xây d ng m ch nhân song song 2 s 4 bit. 38. Thi t k m ch nhân n i ti p 2 s 4 bit b ng VHDL (h có 1 ngõ vào X và 1 ngõ Z, cùng v i xung nh p CLK kích c nh lên). 39. Cho trư c m ch m 4 bit sau: a. Hãy tìm chu i m c a m ch m này. b. Vi t mã VHDL cho m ch trên. c. Dùng b. thi t k m ch m 16 bit có ch c năng tương t như m ch m 4 bit. d. Có th vi t t ng quát thành m ch m N bit theo ch c năng tương t c a a? N u ư c hãy vi t mã VHDL cho nó. 40. Vi t mã VHDL cho ph n c ng sau (FA=Full Adder). VHDL-BTOT-trang 10/11
41. VHDL-BTOT-trang 11/11