2008
dce
Thiết kế mạch số dùng HDL
Chương 6 Tổng hợp mạch luận lý
tổ hợp và tuần tự
Computer Engineering 2009
©2009, Pham Quoc Cuong 2
Tóm tắt các chương trước
• Các bước thiết kế ASIC
• Các khái niệm cơ bản, sử dụng bìa
Karnaugh để thiết kế bằng tay
•Dùng Verilog-HDL để thiết kế mạch số
bằng mô hình cấu trúc và mô hình hành vi
Dùng những mô hình Verilog khả tổng
hợp là cốt lỗi của phương pháp thiết kế tự
động
Thiết kếVi mạch sốdùng HDL
Computer Engineering 2009
©2009, Pham Quoc Cuong 3
Nội dung chính
1. Giới thiệu về quá trình tổng hợp (synthesis)
2. Tổng hợp mạch luận lý tổ hợp
3. Tổng hợp mạch luận lý tuần tự
4. Tổng hợp máy trạng thái tường minh (Explicit State
Machine)
5. Mạch luận lý đồng bộ
6. Mã hóa trạng thái (State Encoding)
7. Tổng hợp máy trạng thái ẩn (Implicit State Machine),
thanh ghi và bộ đếm
8. Tổng hợp các tín hiệu
9. Tiên đoán kết quả tổng hợp
10. Tổng hợp các vòng lặp
11. Các bẫy thiết kế cần tránh
Thiết kếVi mạch sốdùng HDL
Computer Engineering 2009
©2009, Pham Quoc Cuong 4
Nội dung chính
1. Giới thiệu về quá trình tổng hợp (synthesis)
2. Tổng hợp mạch luận lý tổ hợp
3. Tổng hợp mạch luận lý tuần tự
4. Tổng hợp máy trạng thái tường minh (Explicit State
Machine)
5. Mạch luận lý đồng bộ
6. Mã hóa trạng thái (State Encoding)
7. Tổng hợp máy trạng thái ẩn (Implicit State Machine),
thanh ghi và bộ đếm
8. Tổng hợp các tín hiệu
9. Tiên đoán kết quả tổng hợp
10. Tổng hợp các vòng lặp
11. Các bẫy thiết kế cần tránh
Thiết kếVi mạch sốdùng HDL
Computer Engineering 2009
Các mức trừu tượng
•Architectural
Quan hệ vào ra
•Logical
Tập hợp các biến và các biểu thức boolean
•Physical
©2009, Pham Quoc Cuong 5
Thiết kếVi mạch sốdùng HDL
