Giáo trình xử lý ảnh y tế Tập 4 P12

Chia sẻ: Cinny Cinny | Ngày: | Loại File: PDF | Số trang:6

Thêm vào BST

Báo xấu

134
lượt xem 7
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Hiển nhiên là cấu trúc này là một cấu trúc tâm thu thực sự như là một cấu trúc pipeline. Vậy ưu điểm của cấu trúc là gì? Nếu tìm hiểu lại cách xây dựng hệ thống pipeline tự động chúng ta thấy thời gian trễ tổng sẽ tăng lên nếu tốc độ nạp vào tăng lên. Làm thế nào chúng ta đạt được điều này? Chúng ta sẽ dùng một thực tế là Y(z) là X(z) có các trễ bằng nhau và bị nhiễu gợn qua hệ thống ở cùng một tốc độ. ...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Giáo trình xử lý ảnh y tế Tập 4 P12

Yi  z 1 [ h (i ) X i  Yi 1 ] (16.33) ở đ ây Y-1 = 0.0 và Y-N = Y(z) Chú ý rằng Y(z) là một trễ của tín hiệu đầu ra thực sự N+1 chu k ỳ. Biểu thức (16.31) và (16.33) xác định cấu trúc của phần tử xử lý và mảng tâm thu. Chúng được giới thiệu trên hình 16.11. Hiển nhiên là cấu trúc này là một cấu trúc tâm thu th ực sự như là một cấu trúc pipeline. Vậy ưu điểm của cấu trúc là gì? Nếu tìm hiểu lại cách xây dựng hệ thống pipeline tự động chúng ta thấy thời gian trễ tổng sẽ tăng lên nếu tốc độ nạp vào tăng lên. Làm thế nào chúng ta đạt đ ược điều n ày? Chúng ta sẽ d ùng một thực tế là Y(z) là X(z) có các trễ bằng nhau và b ị nhiễu gợn qua hệ thống ở cùng một tốc độ. Điều thực sự làm cho hệ thống chậm lại là X(z) sẽ phải chờ để hoàn thành phép nhân cộng của một từ trước khi một tín hiệu mẫu đầu vào mới đư ợc đưa vào. Cái mà chúng ta mong muốn làm bây giờ là chia nhỏ các PE th ành các đơn vị nhỏ hơn và điều này điều kiển tốc độ đưa vào và tác động tổng thể tăng thời gian trễ. Hình 16.12 giới thiệu cách thay đổi PE để tăng tốc độ đưa vào. Phần cần phải cộng thêm vào là các dây trễ cho Xi và Yi để là cho các đầu vào có thể bắt kịp với xử lý của bộ nhân pipeline. Các dây trễ n ày đồng thời cũng được đặt vào bus X cho phép Xi và Yi truyền đồng thời. Các bộ nhân được thiết kế với tốc độ đưa vào vượt quá 300 Mhz, và thế cấu trúc bộ lọc FIR thiết kế dùng kỹ thuật n ày có th ể xử lý 300 triệu từ/giây. Thời gian trễ tổng cho hệ thống này sẽ tăng lên như d ự đoán. Các PE có kiểu giới thiệu trong hình 16.12 thì thông th ường không được xây d ựng từ các chip riêng lẻ, bao gồm các thanh ghi và các bộ nhân m à được xây d ựng từ các thiết kế tu ỳ chọn VLSI (hầu hết các trường đại học ở Bắc Mỹ có các cơ sở sản xuất các bo mạch n ày). Dựa trên yêu cầu của các thiết kế n ày, các nhà sản xuất VLSI phải làm cho chúng có d ạng giống các PE. Hình 16.11 (a) Cấu trúc PE; (b) Cấu trúc tâm thu thực, pipeline th ực của bộ lọc FIR. 428
Hình 16.12 Đường ống PE. Th ực hiện của các cấu trúc FIR 2 -D theo kiểu cấu trúc tâm thu như cấu trúc pipeline có thể được tạo ra dùng nhiều loại cấu trúc tương tự như cấu trúc 1-D FIR của hình 16.11 b và các PE như trong hình 16.12, có kèm theo các dây trễ số (các thanh ghi dịch chiều dài, chiều rộng một từ  chiều dài bằng chiều rộng ảnh). Một cấu trúc tâm thu pipeline 2  2 FIR được giới thiệu trong hình 16.13. Cấu trúc này đư ợc thiết kế thích ứng cho xử lý tín hiệu video tốc độ cao. Kiểu cấu trúc n ày, nếu thực hiện d ùng PE của hình 16.12, được gọi là tâm thu mức bit. H ình 16.13 Bộ lọc FIR 2-D ống tâm thu. 429
16.5 Thực hiện tâm thu của các bộ lọc 2-D IIR Các bộ lọc hai chiều IIR có thể chiếu lên các cấu trúc tâm thu dùng giả thiết biến đổi z được mô tả ở trong phần trên. Tuy nhiên, có thể biến đổi các bộ lọc IIR như một cấu trúc pipeline thực sự. Lý do là các tín hiệu ra quá khứ thì cần để tính các tín hiệu ra hiện tại, và vì lý do đấy, pipeline về mặt vật lý là không thể được. Các bộ lọc IIR có thể được thực hiện nh ư cấu trúc tâm thu mức từ. Một ví dụ cho thực hiện được cho ở d ưới đây. Chúng ta hãy xem xét một bộ lọc 2  2 FIR được cho bởi 2  2 2  a X (z , z )z j   j  i Y ( z1 , z 2 )    ij  bijY ( z1 , z2 ) z2  z1 (16.34) 1 2 2  i 0 j 0 j 0     i j0 Điều n ày có thể biểu diễn th ành 2  Y ( z1 , z 2 )   [(aio X ( z1 , z 2 ))  bioY ( z1 , z 2 ))  z 2 1{( ai1 X ( z1 , z 2 ) (16.35) i 0 1 i  bi1Y ( z1 , z2 ))  z ( ai 2 X ( z1 , z 2  bi 2Y ( z1 , z 2 ))}]z 2 1 Với b00 = 0. Hình 16.14 (a) PE một chốt ra; (b) PE không chốt ra; (c) Ký hiệu của (a); (d) Ký hiệu của (b). Biểu thức (16.35) xác định hai kiểu của các PE: một kiểu có một chốt ra, và một kiểu khác không chốt ra. Hình 16.14 giới thiệu hai kiểu của các PE, và chiếu của biểu thức (16.35) lên một cấu trúc tâm thu là hình 16.15. Cấu trúc là 430
một kiểu giả tâm thu. Có thể dễ dàng nhận ra đây không phải là một cấu trúc pipeline. Tốc độ đưa vào của cấu trúc giới thiệu trong h ình 16.15 được quyết định bởi thời gian trễ của một phép nhân-cộng của chiều dài một từ. Các bộ nhân có kh ả năng làm việc với thời gian trễ tổng 20 nano giây (50 MHz). Xử lý các tín hiệu HDTV sẽ yêu cầu tốc độ đ ưa vào vào khoảng 44 triệu điểm /giây, phù hợp với thiết kế n ày. Có một số dạng khác của thiết kế n ày. Cho ví dụ biểu thức (16.35) có thể viết lại dưới dạng:   Y ( z1 , z 2 )  Y0 ( z 2 )  Y1 ( z 2 ) z1 1  Y2 ( z 2 ) z1 2 (16.36)    Y0 ( z 2 )  z 2 1 (Y1 ( z1 )  z 2 1Y2 ( z1 )) Ở đây Y0(z2), Y1(z2), Y2(z2) được xác định bằng biểu thức (16.35). Kết quả thực hiện được cho trong h ình 16.16. Các phần tử PE đ ược định nghĩa như trong hình 16.14. 16.6 Lấy mẫu và lưu giữ chức năng của các bộ lọc FIR Các yếu tố ảnh hưởng đến hoạt động của các bộ lọc 2 -D IIR dùng cấu trúc như trong h ình 16.15 và 16.16 là ch ất lượng của phần cứng và tốc độ đưa vào. Một số các ứng dụng yêu cầu tốc độ đưa vào vượt ra ngoài khoảng 40 triệu điểm/giây như các ứng dụng trong radar. Một số các yếu tố có thể thực hiện với giá thành thấp hơn b ằng cách dùng các phần tử tương tự. Các CCD có thể thay th ế các thanh ghi dịch dòng (z1-1), và các phần tử lấy mẫu có thể thay bằng các chốt số. Các bộ nhân tương tự có thể thay các bộ nhân số. Bởi vì tốc độ xử lý của các mạch điện tương tự có thể lớn hơn rất nhiều tốc độ xử lý của các mạch điện số nên có thể rất dễ dàng áp dụng cho các ứng dụng HDTV. Chúng ta sẽ giả thiết rằng tín hiệu đầu vào các cấu trúc lọc là một dòng quét trên ảnh TV, x(kT1, t). Một mạch điện lấy mẫu, đặt tại cổng đầu vào, lấy mẫu và làm tròn tín hiệu từ một chu kỳ xung nhịp trở đi, sẽ chuyển tín hiệu tương tự sang tín hiệu dưới dạng lấy mẫu (xem h ình 16.17). Cấu trúc của các PE tương tự được cho trong hình 16.18. Ba dạng xung nhịp điều khiển xử lý và nạp lại. Các xung này đư ợc ký hiệu là 1, 2 và sync. 1 và 2 là các tín hiệu xung không trùng nhau và sync là xung đồng bộ dòng của tín hiệu lấy vào (xem hình 16.17). 431
Hình 16.15 Thực hiện nửa tâm thu cho bộ lọc IIR. Hình 16.16 Bộ lọc IIR 2 -Dkích thước 2  2 thực hiện tâm thu sử dụng các thanh ghi d ịch hai đường. H ình 16.17 Lấy mẫu ảnh quét xen kẽ. Trong PE kết quả: -(ax - by + yIN) đư ợc chứa trên tụ C1 trong mức cao của xung nhịp 1. Trong mức cao của 2 kết quả được truyền đến tụ C2 và sẵn sàng cho PE tiếp theo xử lý trong chu kỳ tiếp theo của xung nhịp 1. Trong hồi tiếp (từ một dòng này đến dòng tiếp theo) xung đồng bộ dòng được dùng để mở hai chốt tương tự SW1 và SW2, và n ạp lại hai tụ C1 và C2. Kh ởi tạo trong PE việc lưu và nạp lại có thể thay thế bằng một thiết bị lấy mẫu (S/H) đư ợc điều khiển bằng chỉ một chu kỳ xung nhịp. Giá trị lưu giữ trong S/H được chuyển ra để xử lý khi một giá trị mới được lấy mẫu. Các mạch S/H có thể hoạt động ở tần 432
số cao hơn tần số cần số cần cho các ứng dụng HDTV. Các bộ khuếch đại thu ật toán th ì thích h ợp cho các ứng dụng video, và các bộ nhân tương tự thích hợp với các xử lý với tần số hoạt động lên đến 500 MHz. Các PE có th ể dễ dàng xây d ựng từ các phần tử được cung cấp cho xử lý video thời gian thực. H ình 16.18 Cấu trúc PE tương tự lập trình được. P E giới thiệu trong h ình 16.18 là một kiểu lập trình được. Một kiểu thiết kế tốt hơn được cho trong h ình 16.19a. Các giá trị của a và b được chứa trong các tụ điện, mà được nạp lại bằng mạch điện h ình 16.19b. Các bậc được thay thế bằng các một mạch điện S/H. Một thiết kế đơn giản đ ược giới thiệu trong hình 16.19 c, mà có th ể cho một thiết kế các hệ số đầy đủ. Các hệ số này được đặt 433