Thiết kế bộ khuếch đại công suất thấp độ lợi 100dB sử dụng công nghệ CMOS

SCIENCE - TECHNOLOGY Số 13.2023 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 85

THIẾT KẾ BỘ KHUẾCH ĐẠI CÔNG SUẤT THẤP, ĐỘ LỢI 100dB SỬ DỤNG CÔNG NGHỆ CMOS

DESIGN OF LOW POWER AMPLIFIER, 100dB GAIN USING CMOS TECHNOLOGY Nguyễn Minh Tân1,*, Nguyễn Quang Huy2, Triệu Thanh Tùng2, Hoàng Văn Thành2, Hà Thị Phương3 TÓM TẮT Việc yêu cầu giảm kích thước và kéo dài thời lư

ợng pin cho các ứng dụng di

động dựa trên mọi điều kiện đã kết thúc xu hướng hư

ớng tới các hệ thống chip

silicon sử dụng điện áp và công suất thấp. Nguồn điện áp đư

ợc giảm xuống để

giảm mức sử dụng năng lư

ợng tổng thể của hệ thống. Việc thiết kế mạch trần đại

cho các ứng dụng tốc độ cao đòi hỏi phải lựa chọn đúng xu hướng, đi theo logic v

công nghệ bù đắp khi công nghệ chế tạo đang thu nhỏ. Bài báo này đ

ề cập đến

thiết kế của bộ trư

ởng đại hải tầng sử dụng công nghệ 90nm để kiểm tra hoạt

động và tính toán lợi nhuận. Để hệ thống hoạt động hiệu quả, kỹ thuật bù đ

ắp

được thêm vào mạch trần đại để cải thiện các số hiệu năng duy nhất. Theo kết qu

ả

mô phỏng, mạch thám sát đại được thiết kế với độ lợi 131dB, biên độ pha là 600

OPA đạt được băng thông cực đại (GBW) 1,26 MHz bằng cách tiêu thụ dòng đi

ện

2,56µA và hoạt động ở điện áp cung cấp 1,8V. Từ khóa: MOSFET tích hợp, bộ tiểu đại, độ lợi cao, công suất thấp. ABSTRACT The need to reduce size and extend battery life for all-

conditions mobile

applications has ended the trend towards low voltage and power silicon chip

systems. The supply voltage is stepped down to reduce overall system power

usage. Designing modern circuits for high-

speed applications requires choosing

the right trends, following logic and compensating technology as manufacturing

technology is miniaturized. This article deals with the design of the ocean floor

minister using 90nm technology to test operatio

ns and calculate profits. For the

system to operate efficiently, compensation techniques are added to the ceiling

circuit to improve unique performance numbers. According to the simulation

results, the detector circuit is designed with a gain of 131dB and

a phase

amplitude of 600

. The OPA achieves a gain bandwidth (GBW) of 1.26MHz by

consuming 2.56µA of current and operating at a supply voltage of 1.8V. Keywords: Integrated MOSFET, amplifier, high gain, low power. 1Lớp Điện tử Truyền thông 03 - K14, Khoa Điện tử, Trư

ờng Đại học Công nghiệp

Hà Nội 2Lớp Điện tử Truyền thông 01 - K15, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội

3Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội *Email: minhtanbg2001@gmail.com

1. GIỚI THIỆU Các ứng dụng hệ thống trên chip (SOC) ngày nay yêu cầu tích hợp cả các thành phần tương tự và kỹ thuật số để giải quyết các ràng buộc phi chức năng [1-8]. Cấu trúc liên kết được chọn tốt nhất có thể hỗ trợ thiết kế phù hợp các mạch tương tự và kỹ thuật số. Các cổng logic, flip flop, biến tần và bộ khuếch đại là những ví dụ về các thành phần mạch kỹ thuật số. Thiết kế mạch tương tự đòi hỏi phải nắm vững cách thức hoạt động của hệ thống và mạch [9]. Trong khi mạch kỹ thuật số hoạt động với hai trạng thái rời rạc, mạch tương tự xử lý các giá trị liên tục và có nhiều tham số cần xem xét. Các thành phần tương tự bao gồm tụ chuyển mạch, bộ chuyển đổi tương tự sang số (ADC), bộ lọc,… [10-11]. Tất cả các thành phần mạch này đều nhằm vào các số liệu hiệu suất như diện tích, tốc độ, tiếng ồn, mức tăng, công suất,... [12]. Sử dụng các ý tưởng mạch vi sai hoàn toàn và bộ khuếch đại hoạt động, các thành phần tương tự có độ ồn thấp, mức tăng cao có thể được chế tạo Op-Amps. Bộ khuếch đại thuật toán là một trong những thành phần xây dựng được sử dụng phổ biến nhất cho các hệ thống tín hiệu tương tự và hỗn hợp. Chúng được sử dụng trong mọi thứ, từ các ứng dụng phân cực DC đến bộ khuếch đại và bộ lọc tốc độ cao, bộ đệm, bộ tổng hợp, bộ tích hợp, bộ phân biệt, bộ so sánh, bộ chuyển đổi trở kháng âm và các mục đích sử dụng khác đều có thể thực hiện được với op-amps cho mục đích chung [13]. Ngày nay, do xu hướng công nghiệp triển khai cả mạch tương tự và mạch kỹ thuật số trên cùng một chip, công nghệ bán dẫn oxit kim loại bổ sung (CMOS) đã vượt qua công nghệ lưỡng cực để thiết kế mạch tương tự trong hệ thống tín hiệu hỗn hợp [14]. Mặc dù nhiều mạch kỹ thuật số có thể được sửa đổi thành cấp độ thiết bị nhỏ hơn với nguồn điện nhỏ hơn, nhưng hầu hết các mạch tương tự hiện có đều yêu cầu sửa đổi đáng kể, nếu không muốn nói là thiết kế lại, để đáp ứng các hạn chế tương tự. Các mạch tương tự ngày càng khó cải thiện khi chiều dài bóng bán dẫn giảm xuống còn vài chục nanomet [10]. Để đáp ứng các đặc điểm và giới hạn, op-amps hai giai đoạn cơ bản có thể được xây dựng bằng công nghệ CMOS. Độ lợi, độ rộng băng thông, tốc độ xoay, dao động điện áp đầu ra, độ lệch, nhiễu và các đặc tính op-amp cơ bản khác được hiển thị bên dưới. Đối với một công nghệ nhất định, mức tăng vòng hở của op-amp dựa trên CMOS không thể bằng mức tăng của op-amp dựa trên lưỡng cực. Điều này là

CÔNG NGHỆ Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 13.2023

KHOA H

ỌC

do độ dẫn điện thấp của các thiết bị CMOS cũng như độ khuếch đại giảm do hiệu ứng điều chế độ dài kênh trong các công nghệ CMOS [11]. Do đó, các chiến lược thúc đẩy tăng phải được sử dụng để tăng mức tăng. Các phương pháp tăng mức khuếch đại này thường yêu cầu cấu trúc liên kết mạch phức tạp hơn và điện áp nguồn lớn hơn, điều này có thể dẫn đến dao động điện áp đầu ra bị hạn chế. Kết quả là, nhiều bộ khuếch đại giai đoạn có thể được sử dụng để tạo ra mức tăng lớn hơn trong các thiết kế mạch tương tự. Tuy nhiên, bộ khuếch đại nhiều tầng nổi tiếng là khó bù đắp. Có một số thuật toán bù cho bộ khuếch đại nhiều tầng, một số thuật toán tương tự như thuật toán được sử dụng trong các hệ thống điều khiển phản hồi chung đã được sửa đổi để sử dụng với bộ khuếch đại điện tử. Các mạng có độ trễ dẫn đầu, tách cực, bù Miller theo lớp và các thành phần biến mức tín hiệu nằm trong số các phương pháp được sử dụng. Tuy nhiên, hầu hết các giải pháp bù đều cần diện tích mạch lớn hơn và thiết kế phức tạp hơn so với phương pháp cực chủ đạo được sử dụng trong cấu trúc op-amp thông thường. Việc bù các bộ khuếch đại mạch tích hợp khó khăn hơn so với các bộ khuếch đại thành phần rời rạc do các vấn đề như thiếu tụ điện kích thước lớn, khớp nối ký sinh, đóng gói ký sinh và lo ngại về tải chip bật/tắt [12-14]. Mục tiêu chính của nỗ lực này là xây dựng một op-amp hai giai đoạn với các kỹ thuật bù để tăng mức khuếch đại, sử dụng công nghệ 90nm và bộ thiết kế riêng biệt đầy đủ từ Cadence. 2. VẬT LIỆU VÀ PHƯƠNG PHÁP Op-amp hai giai đoạn chủ yếu bao gồm các tầng của các giai đoạn điện áp thành dòng điện và dòng điện thành điện áp. Giai đoạn đầu tiên bao gồm một bộ khuếch đại vi sai chuyển đổi điện áp đầu vào vi sai thành dòng điện vi sai [15]. Các dòng điện chênh lệch này được áp dụng cho tải gương để phục hồi điện áp chênh lệch [16, 17]. MOSFET nguồn chung chuyển đổi điện áp đầu vào giai đoạn thứ hai thành dòng điện. Bóng bán dẫn này được tạo bởi một tải chìm, giúp chuyển đổi dòng điện thành điện áp ở đầu ra. Hình 1 cho thấy op-amp CMOS hai giai đoạn cụ thể.

Compensation

Circuity

Differential

Input Amplifier

Common Source

Amplifier

Bias circuity

Vout

Hình 1. Hai giai đoạn chung của op-amp Giai đoạn thứ hai của nguồn chung làm tăng mức tăng DC theo một mức độ lớn và tối ưu hóa độ dao động của tín hiệu đầu ra đối với nguồn cung cấp điện áp nhất định. Điều này rất quan trọng để tiêu thụ điện năng thấp hơn. Nếu Op-Amp phải điều khiển tải có điện trở thấp, thì giai đoạn thứ hai phải được theo sau bởi giai đoạn đệm với mục tiêu là giảm điện trở đầu ra và duy trì dao động tín hiệu lớn. Một mạch phân cực được cung cấp để thiết lập điểm vận hành cho mỗi bóng bán dẫn trong giai đoạn tĩnh của nó. Để có được hiệu suất vòng kín ổn định, cần phải bù. Bài báo này trình bày cấu trúc mạch hồi tiếp tương tự sử dụng mạch vòng kín để giải bài toán ổn định và bù tần số trong hệ thống hồi tiếp tuyến tính [10]. Để có được sự ổn định trong hệ thống, ngoài các mạch op-amp, cần phải có một số kỹ thuật bù. Có một số kỹ thuật bù sẵn có như bù tách cực, tụ điện tự bù, bù chuyển tiếp nguồn cấp dữ liệu bằng cách sử dụng bộ khuếch đại bổ sung, bù điện áp âm. Khi so sánh với các kỹ thuật bù khác, kỹ thuật bù sử dụng một điện trở mắc nối tiếp với một tụ điện và kết nối tín hiệu đầu ra với tín hiệu đầu vào ở giai đoạn thứ hai mang lại mức khuếch đại cao, mức bù cao. Tuy nhiên nhược điểm của cấu trúc này là kích thước điện trở quá lớn sẽ làm tăng kích thước của chip. Bài báo này sử dụng một tụ C mắc nối tiếp với cấu trúc N-MOS để thay thế cho một điện trở, vẫn tương tự như điện trở, nhưng ở cấu trúc này, giá trị điện trở được điều chỉnh bởi nguồn dòng mà không ảnh hưởng đến dòng điện ở tầng ra thứ hai. Hình 2 cho thấy cấu trúc op-amp hai tầng được đề xuất. Trong các mạch op-amp hai tầng, vấn đề thường phát sinh do cực. Vì hai cực chi phối hai giai đoạn của op-amp, độ ổn định không được đảm bảo do giá trị biên độ pha thấp. Vấn đề này rất nguy hiểm với mạch khuếch đại, người thiết kế cần cẩn thận nếu không mạch khuếch đại sẽ đóng vai trò là bộ tạo dao động thay vì khuếch đại. Cấu trúc này cho phép số không di chuyển ra khỏi mặt phẳng bên phải khiến số không biến mất để hệ thống vòng kín ổn định. Do dòng điện I 2 được lấy từ mạch cung cấp điện áp do N-MOS điều khiển và mắc nối tiếp với M2 , nên giá trị điện trở trong M2 được đặt ở giá trị cao. Tỷ lệ RC được đẩy lên đỉnh cao nhưng không bị loại bỏ đạt được độ ổn định mong muốn.

out

Hình 2. Op-amp hai tầng có bổ sung bộ theo dõi nguồn để loại bỏ số không Để cải thiện mức tăng của bộ khuếch đại, bài báo cáo này đã sử dụng cấu trúc cascode trong giai đoạn đầu tiên.

SCIENCE - TECHNOLOGY Số 13.2023 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 87

Cấu trúc này có tần số khuếch đại tốt, mức tiêu thụ điện năng thấp, mức tăng lớn và tiếng ồn thấp. Giai đoạn thứ hai sử dụng cấu trúc nguồn chung đầu vào phụ (Common source - CS) NMOS để tăng mức tăng của mạch op-amp, đồng thời điện áp DC đầu ra được điều chỉnh bằng với điện áp DC đầu vào bằng phản hồi chế độ chung (Common mode feedback - CMFB). Do ảnh hưởng của mạch đó, điện áp DC đầu ra và đầu vào được cân bằng.

CMFB

Hình 3. Sơ đồ của giai đoạn xếp tầng với cặp đầu vào vi sai PMOS Hình 3 mô tả sơ bộ thiết kế cascode gấp bao gồm một cặp đầu vào vi sai M3 và M4 có ảnh hưởng lớn đến giá trị của độ dẫn điện (gm), theo sau là một cặp vi sai đầu vào được kết nối với các tầng cổng chung M9 và M10 toàn bộ cấu trúc hiện tại được tích lũy tại M11 và M12; bởi vì nguồn hiện tại cho toàn bộ mạch được cung cấp cho các PMOS phụ, CMFB được đưa vào M11 và M12 (I11 = I12). Transistor M5,6, dùng để điều khiển nguồn dòng cho từng nhánh sao cho giá trị điện trở đạt giá trị cao và dòng tại đây được đặt ở mức thấp nhất. Khi cường độ dòng điện giảm, Rout1 tăng nên độ lợi của mạch tăng. Vì gm tỉ lệ thuận với độ tuyến tính của dòng điện nên dòng điện qua M0 và M1 càng lớn thì dòng điện qua M3 và M4 càng lớn dẫn đến gm đạt giá trị tốt. Để trở kháng Rout1 tăng thì dòng điện của M5 và M6 phải thấp hơn dòng điện của M0,1. Giá trị Rout1 được xác định bởi Ron || Rop trong đó Rop là giá trị điện trở tổng của M5,6,7,8 và Ron là giá trị điện trở tổng do dòng M9 gây ra với M 3 || M11 và M10 với M12 || M4. Độ lợi của giai đoạn đầu tiên được tính toán thông qua các công thức (1-3) với ro là giá trị điện trở được gắn giữa D và S trong mô hình MOS tín hiệu nhỏ theo tuyến tính.

opm7o7o5

Rg.r.r



(1)

onm9o9o3o11

Rg.r.(r||r)

 (2)

v1m3out1m3onop

Ag.Rg.(R||R)

 

(3) Trong bài báo này, giai đoạn thứ hai của mạch op-amp sử dụng cấu trúc nguồn chung với hai đầu vào và hai đầu ra. Để gm của mạch tăng, công suất tiêu thụ ít thì dòng điện qua M4,5 phải lớn và cường độ dòng điện I0 = I1 = I4 = I5 phải nhỏ. Hai MOS M0 và M 1 tạo ra điện trở điều khiển dòng điện cho M4 và M5 , khi đó giá trị điện trở càng cao thì hệ số khuếch đại của mạch càng tăng. Trong cấu trúc nguồn chung đầu vào kênh NMOS, khi phân tích mô hình tín hiệu nhỏ, điện trở đầu ra Rout2 được xác định bởi điện trở đầu vào mắc song song với điện trở r0(4,5) trong PMOS. Mức tăng của giai đoạn thứ hai được tính toán thông qua các công thức (4, 5):

out2o5o1

Rr||r

 (4)

v2m5out2

Ag.R

 (5) Hình 4 cho thấy tín hiệu ra của tầng 2 là tín hiệu vào của khối CMFB, VCMFB được đưa vào tầng 1 sao cho điện áp DC tại VON và VOP luôn xấp xỉ 900mV. Các tín hiệu VA1 và VA2 ở giai đoạn đầu tiên sẽ là đầu vào VIP và VIN của giai đoạn thứ hai.

CMFB

Hình 4. Sơ đồ giai đoạn đầu ra với kỹ thuật bù Các điện áp VB1 , VB2 , VB3 và VB4 là các điện áp trong bộ chia điện áp cung cấp sự cân bằng giữa các nhánh trong toàn mạch. Độ lợi của toàn mạch chính bằng tích độ lợi của hai tầng Av = Av1 .Av2 . Từ các công thức trên, thay đổi độ lớn của W và L trong mỗi MOS để có được dòng điện và điện áp đầu vào mong muốn, cũng như dễ dàng điều chỉnh công suất tiêu thụ của toàn mạch. Bảng 1, 2 minh họa kích thước của các bóng bán dẫn CMOS trong bài báo này và sự cố công suất của hai giai đoạn được đề xuất. Bảng 1. Kích thước của bóng bán dẫn CMOS trong bài báo này Bóng bán dẫn CMOS Giai đoạn đầu tiên Giai đoạn thứ hai M

, M

16µm/0,7µm 8µm/4µm M

, M

18µm/2µm 12µm/1µm M

, M

8µm/11µm 8µm/3µm M

, M

8µm/0,7µm 10µm/3µm M

, M

12µm/1µm M

, M

8µm/1µm C

, C

CÔNG NGHỆ Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 13.2023

KHOA H

ỌC

Bảng 2. Sự cố công suất của hai giai đoạn được đề xuất Block Circuit Components Current Consumption (µA) OPA_FC Folded-Cascode Amplifier Differential Pair 1,56 Cascode Branches 0,2 CMFB 0,2 OPA_CS Common-Source Amplifier Differential Pair 0,6 Total 2,56 3. KẾT QUẢ VÀ BÀN LUẬN Bộ khuếch đại được chế tạo và mô phỏng trên công nghệ CMOS 90nm. Để ampli hoạt động được thì cần có mạch phân áp để cung cấp điện áp cho mạch hoạt động. Bài báo này thiết kế một mạch có công suất tiêu thụ thấp nên dòng điện trên bộ khuếch đại hai tầng phải thấp. Mạch khuếch đại hoạt động yêu cầu mạch phân cực điện áp để cung cấp điện áp cho mạch hoạt động. Trong thiết kế này, các yêu cầu về độ lợi, dòng điện và độ lệch pha tốt cũng đạt được. Sử dụng công cụ đánh bại để mô phỏng phân tích AC, mức tăng và biên pha của bộ khuếch đại được hiển thị trong hình 5. Mức tăng giai đoạn đầu của mạch cascode gấp đạt 80dB, đến giai đoạn thứ hai mức tăng của mạch nguồn chung đạt 51dB. Do cấu tạo mạch cascode đổ về tầng 1, độ khuếch đại tầng 1 cao hơn tầng 2. Tổng mức tăng là 131dB và băng thông khuếch đại thống nhất là 1,26MHz.

10-3 10-1 101103105107

120

160

200

Phase(

Frequency (Hz)

Phase

-3

-1

-50

100

150

Two-stage

First-stage

Second-stage

Gain (dB)

Frequency (Hz)

Hình 5. Độ lợi vòng hở và biên pha của bộ khuếch đại hai tầng

02×10

-3

4×10

-3

6×10

-3

8×10

-3

1×10

-2

0.80

0.85

0.90

0.95

1.00

1.05

Amplitude (V)

Time (ns)

Hình 6. Kết quả mô phỏng mạch khuếch đại vòng kín

333

Hình 7. Bố cục của op-amp hai tầng được thiết kế với kỹ thuật bù Áp dụng mạch khuếch đại vòng kín dùng hồi tiếp điện dung có Vra /Vvào ≈ Ca /Cx trong đó Ca = 5pF, Cx = 50fF với Ca, Cx là hai tải điện dung. Sử dụng công cụ mô phỏng nhất thời, đặt hai sóng hình sin đầu vào có tần số 500Hz, biên độ 1mV, có gốc điện áp DC xấp xỉ 900mV, lệch pha 180 độ để thu được tín hiệu đầu ra có cùng tần số và biên độ 999mV. Tín hiệu đầu vào - đầu ra được hiển thị trong hình 6. Op-amp của bài báo này được chế tạo theo quy trình CMOS 90nm, ảnh khuôn được hiển thị trong hình 8. Diện tích lõi là 0,032mm2 . Bảng 3 cho thấy bảng so sánh các tham số của các op-amp kiến trúc khác. Bảng 3. Các thông số của op-amp kiến trúc khác Thông số [18] [19] [20] Nghiên cứu này Supply (V) 1,8 1,8 3,3 1,8 CMOS Technology 180nm 180nm 0.35µm 90nm Gain (dB) 70 60 78 131 Phase margin (Degree) 75 63,5 63,9 60 Power Dissipation (µW) 19,5 37,8 144,3 4,6 Unity Gain Bandwidth 8MHz 5MHz 1GHz 1,26MHz

SCIENCE - TECHNOLOGY Số 13.2023 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 89

4. KẾT LUẬN Bài báo cáo này đã đề xuất một op-amp CMOS hai giai đoạn và phân tích hành vi của nó. Kết quả mô phỏng xác nhận rằng quy trình thiết kế được đề xuất có thể được sử dụng để thiết kế op-amps đáp ứng tất cả các thông số kỹ thuật cần thiết. Việc mô phỏng được thực hiện bằng phần mềm Cadence. Thiết kế trên công nghệ CMOS 90nm. Băng thông khuếch đại đơn vị đạt được cho thiết kế là 1,26MHz, mức khuếch đại là 131dB và biên độ pha là 600 để đảm bảo độ ổn định tốt. Tổng điện năng tiêu thụ là 4,6µW. TÀI LIỆU THAM KHẢO [1]. X. T. Pham, N. T. Nguyen, V. T. Nguyen, J. W. Lee, 2020. A 0.6-µW Chopper Amplifier Using a Noise-Efficient DC Servo Loop and Squeezed-Inverter Stage for Power-Efficient Biopotential Sensing. Sensors, 20(7), 2059. [2]. X. T. Pham, D. N. Duong, N. T. Nguyen, N. Van. Truong, J. W. Lee, 2020. A 4.5 GΩ-input impedance chopper amplifier with embedded DC-servo and ripple reduction loops for impedance boosting to sub-Hz. IEEE Transactions on Circuits and Systems II: Express Briefs 68 (1), 116-120. [3]. X. T. Pham, N. T. Nguyen,V. N. Nguyen, J. W. Lee, 2021. Area and power-efficient capacitively-coupled chopper instrumentation amplifiers in 28nm CMOS for multi-channel biosensing applications. IEEE Access 9, 86773-86785. [4]. X. T. Pham, V. N. Nguyen, J. S. Kim, J. W. Lee, 2020. A 0.52μW, 38nV/√Hz Chopper Amplifier With a Low-Noise DC Servo Loop, an Embedded Ripple Reduction Loop, and a Squeezed Inverter Stage. IEEE Transactions on Circuits and Systems II: Express Briefs 68 (6), 1793-1797. [5]. X. T. Pham, T. K. Vu, T. D. Nguyen, L. P. Nguyen, 2022. A 1.2-µW 41-dB Ripple Attenuation Chopper Amplifier Using Auto-Zero Offset Cancelation Loop for Area-Efficient Biopotential Sensing. Electronics, 11(7), 1149. [6]. D. Nageshwarrao, K. Suresh Kumar, Y. Rajasree Rao, G. Jyothi, 2013. Implementation and simulation of CMOS two stage operational amplifier. International Journal of Advances in Engineering & Technology, 5, 2, 162-167. [7]. P. K. Pandey, A. Jain, 2013. Design of Low-Voltage Operational Amplifier (700mV). International Journal of Engineering and Innovative Technology (IJEIT), 3, 1. [8]. P. Kakoty, 2011. Design of a high frequency low voltage CMOS operational amplifier. International Journal of VLSI design & Communication Systems (VLSICS), 2, 1. [9]. P. E. Allen, D.R. Holberg. CMOS Analog Circuit Design. Oxford University Press, 2nd edition. [10]. D. A. Johns, K. Martin, 1997. Analog Integrated Circuit Design. New York: John Wiley & Sons, Inc. [11]. Amana Yadav, 2012. A Review Paper on Design And Synthesis Of Two stage CMOS Op-amp. International Journal of Advances in Engineering & Technology, 2, 1, 677-688. [12]. B. Razavi, 2016. Design of Analog CMOS Integrated Circuits. Tata McGraw-Hill: New York, NY, USA. [13]. S. B. Sukhavasi, S. B. Sukhavasi, H. Khan, S R Sastry, Kalavakolanu, V. B. Madivada, L. N. Thalluri, 2012. Design of A Low Power Operational Amplifier By Compensating The Input Stage. International Journal of Engineering Research and Applications, 2, 2, 1283-1287. [14]. B. Satheesh, N. Dhanalakshmi, N. Balaji, 2012. Design of a Low-Voltage, Low-Power, High-Gain Operational Amplifier for Data Conversion Applications. IJERA, 2, 3, 1030-1036. [15]. P. D. Patel, K. A. Shah, 2013. Design of Low Power Two Stage CMOS Operational Amplifier. International Journal of Science and Research (IJSR), 3, 2. [16]. S. K. Rajput, B. K. Hemant, 2013. Two-stage high gain low power OpAmp with current buffer compensation. 2013 IEEE Global High Tech Congress on Electronics, 121-124. [17]. S. Sheikhaei, S. Mirabbasi, A. Ivanov, 2005. A 0.35µm CMOS comparator circuit for high-speed ADC applications. 2005 IEEE International Symposium on Circuits and Systems, 6, 6134-6137.