Danh mục
  • Giáo dục phổ thông
  • Tài liệu chuyên môn
  • Bộ tài liệu cao cấp
  • Văn bản – Biểu mẫu
  • Luận Văn - Báo Cáo
  • Trắc nghiệm Online
Kết quả từ khoá "ngon-ngu-verilog"
43 trang
39 lượt xem
7
39
Bài giảng Điều khiển nhúng - Chương 2: Ngôn ngữ VERILOG
Bài giảng "Điều khiển nhúng - Chương 2: Ngôn ngữ VERILOG" cung cấp cho người học các kiến thức: Giới thiệu, thiết kế phân cấp, VERILOG HDL, phép gán, toán tử, phát biểu có điều kiện,... Mời các bạn cùng tham khảo nội dung chi tiết.
abcxyz123_08
21 trang
236 lượt xem
50
236
Đồ án Điện tử viễn thông 2: Tìm hiểu quy trình thiết kế chip và ngôn ngữ Verilog
Đồ án Điện tử viễn thông 2 với đề tài "Tìm hiểu quy trình thiết kế chip và ngôn ngữ Verilog" trình bày nội dung được chia làm 3 phần: phần 1 quy trình thiết kế chip, phần 2 ngô ngữ verilog, phần 3 thiết kế uart. Mời các bạn cùng tham khảo.
minhdai2410
19 trang
340 lượt xem
66
340
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 1
Sơ đồ khối, sơ đồ chân. Thiết kế mức cổng logic. Viết RTL (Register Transfer Level) code FPGA Class 3 Tổng hợp và kiểm tra lỗi. Mô phỏng thiết kế. Gán chân tín hiệu và biên dịch file nạp. Chạy kiểm tra chức năng trên FPGA
phi_thien_dao
15 trang
313 lượt xem
50
313
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 2
Mạch tổ hợp chỉ bao gồm các cổng logic. Giá trị ngõ ra của một mạch tổ hợp chỉ phụ thuộc vào giá trị ngõ vào hiện tại, không phụ thuộc vào giá trị ngõ vào hay ngõ ra trước đó. Chúng ta phải luôn chú ý đến hai điển quan trọng trong mạch tổ hợp là: Không có các phần tử “nhớ” lưu giá trị trước đó của ngõ ra. Không có hồi tiếp (feedback).
phi_thien_dao
22 trang
230 lượt xem
63
230
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 3
Quy tắc đặt tên áp dụng cho tên file module, tên tín hiệu, tên các thông số do người thiết kế tạo ra. Tên project trùng tên file với module chính (top module). Top module là module kết nối tất cả các module con (sub-module). Tên file trùng tên module: .v Tên chỉ gồm ký tự chữ cái (phân biệt chữ hoa và chữ thường), số và dấu gạch dưới và phải bắt đầu với một ký tự chữ. Không dùng các tên như VDD, VCC, VSS, GND, VREF kể cả chữ hoa và chữ thường. Không trùng các từ khóa của ngôn ngữ lập trình. Không...
phi_thien_dao
12 trang
540 lượt xem
65
540
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 4
1.Diễn giải chức năng của mạch? 2.Xác định ngõ vào (tín hiệu vào) và ngõ ra (tín hiệu ra của mạch)? Từ đó vẽ sơ đồ chân tín hiệu. 3.Viết RTL code bằng ngôn ngữ Verilog mô tả mạch bên theo các cách sau: 1.Chỉ dùng hàm assign 2.Chỉ dùng hàm always@ 1.Với If 2.Với Case 3.Dùng kết hợp assign và always 4.Đưa ra phương án kiểm tra trên KIT DE
phi_thien_dao
17 trang
383 lượt xem
60
383
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5
Verilog là một ngôn ngữ mô tả phần cứng HARDWARE DESCRIPTION LANGUAGE (HDL).Một ngôn ngữ mô tả phần cứng là một ngôn ngữ sử dụng để mô tả một hệ thống số : ví dụ như một bộ chuyển mạch số, một vi xử lý, một bộ nhớ memory hay đơn giản chỉ là một flip-flop. Có nghĩa là bằng cách sử dụng ngôn ngữ mô tả phần cứng HDL, chúng ta có thể mô tả bất cứ phần cứng số nào tại bất kỳ mức độ nào...
phi_thien_dao

Giới thiệu

Về chúng tôi

Việc làm

Quảng cáo

Liên hệ

Chính sách

Thoả thuận sử dụng

Chính sách bảo mật

Chính sách hoàn tiền

DMCA

Hỗ trợ

Hướng dẫn sử dụng

Đăng ký tài khoản VIP

Zalo/Tel:

093 303 0098

Email:

support@tailieu.vn

Phương thức thanh toán

Layer 1

Theo dõi chúng tôi

Facebook

Youtube

TikTok

Chịu trách nhiệm nội dung: Nguyễn Công Hà. ©2025 Công ty TNHH Tài Liệu trực tuyến Vi Na.
Địa chỉ: 54A Nơ Trang Long, P. Bình Thạnh, TP.HCM - Điện thoại: 0283 5102 888 - Email: info@tailieu.vn
Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015