Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5

Chia sẻ: Nguyen Hoang Quang | Ngày: | Loại File: PDF | Số trang:17

Thêm vào BST

Báo xấu

372
lượt xem 60
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Verilog là một ngôn ngữ mô tả phần cứng HARDWARE DESCRIPTION LANGUAGE (HDL).Một ngôn ngữ mô tả phần cứng là một ngôn ngữ sử dụng để mô tả một hệ thống số : ví dụ như một bộ chuyển mạch số, một vi xử lý, một bộ nhớ memory hay đơn giản chỉ là một flip-flop. Có nghĩa là bằng cách sử dụng ngôn ngữ mô tả phần cứng HDL, chúng ta có thể mô tả bất cứ phần cứng số nào tại bất kỳ mức độ nào...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5

hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 5: VIẾT TESTBENCH & MÔ PHỎNG THIẾT KẾ VỚI MODELSIM FPGA Class 30/05/2013 1
TESTBENCH  module tb_example_1; Khai báo module và đặt tên testbench  //input  reg [1:0] sel; Gọi ngõ vào của thiết kế với khai báo reg  reg [3:0] b;  reg [3:0] c;  //output  wire [3:0] y; Gọi ngõ ra của thiết kế với khai báo wire để quan sát  example_1 example_1_tb (//input  sel,b,c,  //output Gọi module thiết kế  y);  Khởi động các giá trị ngõ vào với “initial” initial  begin  sel = 2'b00;  b = 4'b0101;  c = 4'b0011;  #500 Thời gian tín hiệu thay đổi tính bằng ns  sel = 2'b01;  end  endmodule FPGA Class 30/05/2013 2
VÍ DỤ: TESTBENCH  module example_1 (//input  sel,b,c,  //output  y);  //input  input [1:0] sel;  input [3:0] b;  input [3:0] c;  //output  output reg [3:0] y;  always @ (*) begin  case (sel)  2'b00: y = b & c;  2'b01: y = b | c;  2'b10: y = b ^ c;  2'b11: y = b ~^ c;  endcase  end  endmodule FPGA Class 30/05/2013 3
Cửa sổ khởi động ModelSim FPGA Class 30/05/2013 4
Tạo một Project mới (1) FPGA Class 30/05/2013 5
Tạo một Project mới (2) FPGA Class 30/05/2013 6
Tạo một Project mới (3) FPGA Class 30/05/2013 7
Tạo các File trong thiết kế (1) FPGA Class 30/05/2013 8
Tạo các File trong thiết kế (2) Trang viết code Code đã viết xong FPGA Class 30/05/2013 9
Tạo thêm file mới (1) FPGA Class 30/05/2013 10
Biên dịch trong ModelSim Lỗi được báo bằng màu đỏ. Click vào dòng này để biết lỗi gì FPGA Class 30/05/2013 11
Sửa lỗi trong ModelSim Click vào dòng lỗi để biết lỗi ở đâu Sửa và biên dịch lại. Nếu đúng hết thì tất cả cảnh báo có màu xanh lá cây FPGA Class 30/05/2013 12
Chạy mô phỏng (1) Bước 2: Click đôi chuột vào file testbench để chạy mô phỏng. Bước 1: Click Update để đảm bảo thông tin mới được cập nhật FPGA Class 30/05/2013 13
Chạy mô phỏng (2) Cửa sổ liệt kê thành phần (testbench và thiết kế) Cửa sổ liệt kê tín hiệu Cửa sổ code FPGA Class 30/05/2013 14
Chạy mô phỏng (3) Xuất hiện cửa số Wave (Cửa sổ hiển thị dạng sóng khi mô phỏng FPGA Class 30/05/2013 15
Chạy mô phỏng (4) Bấm nút RUN ngay Chọn khoảng thời gian 1 lần chạy kế đó để chạy FPGA Class 30/05/2013 16
KẾT THÚC BÀI 5 FPGA Class 30/05/2013 17