Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 3

Chia sẻ: Nguyen Hoang Quang | Ngày: | Loại File: PDF | Số trang:22

Thêm vào BST

Báo xấu

220
lượt xem 63
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Quy tắc đặt tên áp dụng cho tên file module, tên tín hiệu, tên các thông số do người thiết kế tạo ra. Tên project trùng tên file với module chính (top module). Top module là module kết nối tất cả các module con (sub-module). Tên file trùng tên module: .v Tên chỉ gồm ký tự chữ cái (phân biệt chữ hoa và chữ thường), số và dấu gạch dưới và phải bắt đầu với một ký tự chữ. Không dùng các tên như VDD, VCC, VSS, GND, VREF kể cả chữ hoa và chữ thường. Không trùng các từ khóa của ngôn ngữ lập trình. Không...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 3

hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 3: NGÔN NGỮ LẬP TRÌNH PHẦN CỨNG VERILOG HDL (PHẦN 1) FPGA Class 30/05/2013 1
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 2
Quy tắc đặt tên (1)  Quy tắc đặt tên áp dụng cho tên file module, tên tín hiệu, tên các thông số do người thiết kế tạo ra.  Tên project trùng tên file với module chính (top module).  Top module là module kết nối tất cả các module con (sub-module).  Tên file trùng tên module: .v  Tên chỉ gồm ký tự chữ cái (phân biệt chữ hoa và chữ thường), số và dấu gạch dưới và phải bắt đầu với một ký tự chữ.  Không dùng các tên như VDD, VCC, VSS, GND, VREF kể cả chữ hoa và chữ thường.  Không trùng các từ khóa của ngôn ngữ lập trình.  Không kết thúc tên với dấu gạch dưới, không sử dụng nhiều dấu gạch dưới liên tiếp. FPGA Class 30/05/2013 3
Quy tắc đặt tên (2)  Không đặt tên trùng nhau.  Với tín hiệu clock nên là: clock, clk hoặc ck  Với tín hiệu reset nên là: reset, rst hoặc reset_n, rst_n.  Tên càng gợi nhớ và càng ngắn càng tốt.  Tên các tín hiệu, các port, thanh ghi nên đặt chữ in thường.  Tên các tham số (parameter, define) nên đặt chữ in hoa. FPGA Class 30/05/2013 4
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 5
Cấu trúc một thiết kế Mỗi module là một file. Các module sẽ được kết nối với nhau (ngõ vào module này nối với ngõ ra module khác ở top module). Tên project trùng tên với top module. FPGA Class 30/05/2013 6
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 7
Khai báo một module từ khóa tên module  module example (//input a, b, danh sách port //ouput y);  input a; khai báo tín hiệu ngõ vào  input [2:0] b;  output y; khai báo tín hiệu ngõ ra  reg y; khai báo kiểu tín hiệu ngõ ra --------------------- always, assign, case, if, for các hàm và lệnh ---------------------  endmodule kết thúc module FPGA Class 30/05/2013 8
Ví dụ về khai báo module Đoạn code mô tả bộ mux 2 sang 1 Mux 2 sang 1 Mạch sau khi tổng hợp bằng Quartus FPGA Class 30/05/2013 9
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 10
Các loại toán tử và mức ưu tiên Cao Thấp FPGA Class 30/05/2013 11
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 12
Hàm ASSIGN và toán tử điều kiện Phải là kiểu dữ liệu “wire” toán tử điều Phải là phép gán blocking kiện  assign = ? : ; Kết thúc một dòng lệnh bằng dấu “chấm phẩy” Ví dụ:  assign mux_out = sel? din_1: din_0;  assign mux_out = sel_1? (sel_2?din_2:din_1): din_0; FPGA Class 30/05/2013 13
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 14
Cấu trúc ALWAYS@ Liệt kê tất các tín hiệu bên phải biểu thức gán  always @ () begin  case, if, (không có assign)  end Kiểu dữ liệu của tín hiệu được gán trong cấu trúc always phải là reg Danh sách độ nhạy không được khai báo đầy đủ (Thiếu tín hiệu C) Được khai báo đầy đủ always @ (*) begin (Đây là mạch tổ hợp) y = A & B & C; end assign y = A & B & C; Với kiểu viết như thế này chúng ta không sợ thiếu Chú ý rằng y được khai báo kiểu wire danh sách độ nhạy FPGA Class 30/05/2013 15
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 16
Gán blocking (=) và non-blocking (
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 18
posedge và negedge  Hai từ khóa này dùng trong danh sách độ nhạy của cấu trúc always.  posedge nghĩa là xét tại cạnh lên của tín hiệu.  negedge nghĩa là xét tại cạnh xuống của tín hiệu.  Không thiết kế với cả posedge và negedge trong cùng 1 cấu trúc always.  Chỉ nên sử dụng 1 khai báo posedge hoặc negedge (đơn clock) nếu có thể.  Thường dùng posedge. FPGA Class 30/05/2013 19
Nội dung chính  Quy tắc đặt tên  Cấu trúc một thiết kế  Khai báo module  Các loại toán tử  Hàm assign  Cấu trúc always  Phép gán blocking và non-blocking  posedge và negedge  Bài tập ví dụ FPGA Class 30/05/2013 20