Email liên hệ: hoangquang.dientu@gmail.com
Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 –
DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh
Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số
Phương thức liên hệ:
Bước 1: Qua email hoangquang.dientu@gmail.com để thỏa thuận về cách thức làm việc, báo giá, ..
Bước 2: Gặp mặt trao đổi và liên hệ qua điện thoại trong suốt thời gian thực hiện (Chú ý: Các bạn cần liên
hệ qua email trước để bên mình còn đánh giá và và xem xét xem có thể thực hiện được ko và thực hiện
như thế nào.
Khả năng:
- Cung cấp tài liệu và hướng dẫn, bán tài liệu
- Cung cấp sơ đồ thiết kế
- Cung cấp code
- Cung cấp kết quả mô phỏng
- Dạy cách thực hiện thiết kế (dạy thiết kế, dạy Verilog, hướng dẫn thực hiện 1 thiết kế cụ
thể, ...)
ĐOẠN CODE FIFO 16 TẦNG – MỖI TẦNG 8-BIT
Chức năng:
1. Ghi vào FIFO theo xung clock clk1, tín hiệu ghi là wr tích cực trong 1
chu kỳ xung clock clk1
2. Đọc FIFO theo xung clock clk2, tín hiệu đọc là rd tích cực trong 1 chu
kỳ xung clock clk2
3. Tín hiệu fifo_full tích cực khi FIFO đầy. Khi FIFO đầy thì không thể
ghi thêm.
4. Tín hiệu fifo_empty tích cực khi FIFO rỗng. Khi FIFO rỗng thì không
thể đọc tiếp giá trị mới.
module fifo_example (
data_out, fifo_empty, fifo_full,
clk1, clk2, rst_n, wr, rd, data_in
);
//inputs
input clk1, clk2;
input rst_n;
input wr;
input rd;
input [7:0] data_in;
//outputs
output wire [7:0] data_out;
output wire fifo_empty;
output wire fifo_full;
//internal signals
reg [4:0] wptr;
reg [4:0] rptr;
reg [7:0] fifo_stage [15:0];
wire fbit_comp;
wire pointer_equal;
wire fifo_re;
wire fifo_we;
assign fifo_we = wr & (~fifo_full);
always @ (posedge clk1) begin
if (~rst_n) wptr <= 5'd0;
else if (fifo_we) wptr <= wptr + 5'd1;
end
assign fifo_re = rd & (~fifo_empty);
always @ (posedge clk2) begin
if (~rst_n) rptr <= 5'd0;
else if (fifo_re) rptr <= rptr + 5'd1;
end
assign fbit_comp = wptr[4] ^ rptr[4];
assign pointer_equal = (wptr[3:0] == rptr[3:0])? 1'b1: 1'b0;
assign fifo_full = fbit_comp & pointer_equal;
assign fifo_empty = (~fbit_comp) & pointer_equal;
always @ (posedge clk1) begin
if (fifo_we)
fifo_stage[wptr[3:0]] <= data_in;
end
assign data_out = fifo_stage[rptr[3:0]];
endmodule