intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Bài giảng Thiết kế luận lý 1 - Linh kiện mạch tuần tự

Chia sẻ: Luong My | Ngày: | Loại File: PDF | Số trang:45

Thêm vào BST
Báo xấu
108
lượt xem 13
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mạch tổ hợp không có bộ nhớ. Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ. Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ output của các phần tử nhớ (memory elements). Output của hệ thống là một hàm chức năng lấy tín hiệu input ngoài và thông tin từ các phần tử nhớ.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Thiết kế luận lý 1 - Linh kiện mạch tuần tự

  1. dce 2012 Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính Biên soạn tài liệu: BK TP.HCM Phạm Tường Hải Phan Đình Thế Duy Nguyễn Trần Hữu Nguyên Nguyễn Quang Huy Logic Design 1
  2. dce 2012 Tài li u tham kh o • “Digital Systems, Principles and Applications”, 8th/5th Edition, R.J. Tocci, Prentice Hall • “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 Logic Design 1 2
  3. dce 2012 Linh kiện mạch BK TP.HCM tuần tự Logic Design 1
  4. dce 2012 Gi i thi u • M ch t h p không có b nh • H u h t các h th ng đư c t o thành t m ch t h p và các ph n t nh Logic Design 1 4
  5. dce 2012 Gi i thi u (tt) • Ph n m ch t h p nh n tín hi u t input ngoài và t output c a các ph n t nh (memory elements). • Output c a h th ng là m t hàm ch c năng l y tín hi u input ngoài và thông tin t các ph n t nh . • Ph n t nh quan tr ng nh t là flip-flop (FF) (đư c t o ra t các c ng logic). – B n thân c ng logic không có kh năng nh – FF: k t n i các c ng logic theo cách mà thông tin có th đư c lưu tr Logic Design 1 5
  6. dce 2012 Gi i thi u (tt) • FF có 2 tr ng thái Q=1, Q’=0 : tr ng thái HIGH ho c 1, SET. Q=0, Q’=1 : tr ng thái LOW ho c 0, CLEAR / RESET FF còn có tên g i khác là Latch (cài) Logic Design 1 6
  7. dce 2012 NAND Gate Latch • FF cơ b n nh t có th đư c xây d ng t 2 c ng NAND ho c 2 c ng NOR • FF t o thành t 2 c ng NAND đư c g i là NAND gate latch hay latch • Ngõ ra c ng NAND-1 n i vào ngõ nh p c a c ng NAND-2 và ngư c l i • Output đư c đ t tên là Q và Q’ (Q và Q’ luôn ngư c nhau trong đi u ki n bình thư ng). • Có 2 input: – SET input: set Q = 1. – CLEAR input : set Q = 0. Logic Design 1 7
  8. dce 2012 NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì m ch NAND latch có 2 trư ng h p có th x y ra – Ngõ xu t ph thu c vào tr ng thái các ngõ nh p trư c đó Logic Design 1 8
  9. dce 2012 NAND Gate Latch • Setting: x y ra khi SET input có m t xung xu ng 0 trong khi CLEAR input v n b ng 1 – Trư ng h p Q = 0 Logic Design 1 9
  10. dce 2012 NAND Gate Latch • Setting: x y ra khi SET input có m t xung xu ng 0 trong khi CLEAR input v n b ng 1 – Trư ng h p Q = 1 Logic Design 1 10
  11. dce 2012 NAND Gate Latch • Clearing: x y ra khi CLEAR input có m t xung xu ng 0 trong khi SET input v n b ng 1 – Tr ng thái Q = 0 Logic Design 1 11
  12. dce 2012 NAND Gate Latch • Clearing: x y ra khi CLEAR input có m t xung xu ng 0 trong khi SET input v n b ng 1 – Tr ng thái Q = 1 Logic Design 1 12
  13. dce 2012 NAND Gate Latch • Khi SET = CLEAR = 0 cùng lúc thì giá tr output s không th đoán trư c đư c. Tuỳ thu c vào tín hi u nào lên 1 trư c. • Vì v y, trong NAND latch đi u ki n SET = CLEAR = 0 không đư c s d ng. Logic Design 1 13
  14. dce 2012 NAND Gate Latch Logic Design 1 14
  15. dce 2012 NOR Gate Latch Logic Design 1 15
  16. dce 2012 Clock Signals và Clocked FFs • M t h th ng s có th ho t đ ng trong ch đ b t đ ng b (Asynchronous) ho c đ ng b (Synchronous). – H th ng b t đ ng b : output có th thay đ i tr ng thái b t kì lúc nào khi input thay đ i. – H th ng đ ng b : output thay đ i tr ng thái t i m t th i đi m xác đ nh b i tín hi u clock (Clock signal) Logic Design 1 16
  17. dce 2012 Clock Signals và Clocked FFs • Tín hi u Clock đư c phân b đ n t t c các ph n c a h th ng. Output có th thay đ i ch khi tín hi u clock chuy n tr ng thái. • Tín hi u clock chuy n tr ng thái t – 0 lên 1: c nh lên (Positive going transition – PGT). – 1 xu ng 0: c nh xu ng (Negative going transition – NGT). Logic Design 1 17
  18. dce 2012 Clock Signals và Clocked FFs • H u h t các h th ng s đ u ho t đ ng ch đ đ ng b (Synchronous). • Clocked FF đư c thi t k đ khi có s thay đ i tr ng thái c a clock thì tr ng thái c a output cũng thay đ i theo. Logic Design 1 18
  19. dce 2012 Clocked Flip-Flops • Clocked FFs có m t tín hi u clock đư c đ t tên là CLK, CP, ho c CK. H u h t các tín hi u CLK là tín hi u kích c nh (egde triggered). • Clocked FFs có hơn 1 tín hi u đi u khi n, các tín hi u đi u khi n không nh hư ng đ n tr ng thái c a output cho đ n khi có s thay đ i tr ng thái c a clock x y ra. Logic Design 1 19
  20. dce 2012 Clocked Flip-Flops Logic Design 1 20
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
2=>2