ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC KHOA HỌC TỰ NHIÊN
KHOA ĐIỆN TỬ – VIỄN THÔNG
BỘ MÔN ĐIỆN TỬ
---------------o0o---------------
MÔN: THIẾT KẾ VI MẠCH SỐ VÀ LÕI IP
CHỦ ĐỀ: TÌM HIỂU VỀ THƯ VIỆN SỐ VÀ ỨNG DỤNG
Giảng viên hướng dẫn: ThS. Bùi An Đông
Họ tên sinh viên:
Lê Vĩnh Phú – 20200306
Trần Huỳnh Tuấn – 20200407
Trương Công Trường – 20200391
TP. Hồ Chí Minh, tháng 12 năm 2023
1
MỤC LỤC
I. GIỚI THIỆU CHUNG VỀ THƯ VIỆN ......................................................... 2
II. PHÂN TÍCH CHI TIẾT THƯ VIỆN ............................................................. 3
1. File “adk.tcl” ............................................................................................... 3
2. File “calibre.layerprops” ........................................................................... 3
3. File “stdcells.cdl” ........................................................................................ 4
4. Databook của thư viện ............................................................................... 4
5. File “stdcells.v” ........................................................................................... 8
6. File “stdcells.lib” ........................................................................................ 12
III. PHÂN TÍCH VÀ MÔ PHỎNG KHỐI ALU ................................................. 20
1. Mô tả hoạt động ......................................................................................... 20
2. Code Verilog ............................................................................................... 20
3. Testbench .................................................................................................... 21
4. Kết quả mô phỏng ..................................................................................... 23
TÀI LIỆU THAM KHẢO .............................................................................. 23
BÁO CÁO KỸ NĂNG .................................................................................... 24
2
I. GIỚI THIỆU CHUNG VỀ THƯ VIỆN
- Bộ công cụ FreePDK45 là bộ công cụ thiết kế quy trình nguồn mở
- Nó không tương ứng với bất kỳ quy trình thực tế nào và không thể chế tạo được
- Cho phép các nhà nghiên cứu và sinh viên thử nghiệm thiết kế trong một nút công
nghệ hiện đại mà không cần các bản cam kết về bản quyền hoặc trả tiền cho giấy
phép.
- Cho phép sử dụng trên các bộ công cụ thiết kế (ví dụ: Cadence Virtuoso) để thiết
kế cả mạch analog và digital.
- Các flie có trong thư viện:
II. PHÂN TÍCH CHI TIẾT THƯ VIỆN
1. File “adk.tcl”
Đây là một script TCL (Tool Command Language) được sử dụng để cấu hình môi trường
thiết kế ASIC (Application-Specific Integrated Circuit). Nó đặt ra các biến quan trọng để
xác định quy trình công nghệ, lớp định tuyến, lớp lưới nguồn điện, loại cell dẫn đầu, giá
trị điện dung tải trung bình, và nhiều tham số khác liên quan đến thiết kế chip. Tập tin
cũng cung cấp hỗ trợ cho các công cụ mã nguồn mở và xác định các danh sách cell cần
được loại trừ trong quá trình mô phỏng và kiểm tra.
Một số mô tả tiêu biểu:
set ADK_PROCESS 45: Xác định quy trình công nghệ ASIC sử dụng, ở đây là 45nm.
set ADK_DRIVING_CELL "INV_X2": Chọn loại cell dẫn đầu sẽ được sử dụng trong
mô phỏng và thiết kế.
// Cổng logic được chọn cần phản ánh độ trễ và hiệu suất tương đương với những cổng
logic thực tế mà chip sẽ sử dụng. Điều này giúp đảm bảo rằng mô phỏng sẽ phản ánh
chính xác hành vi của chip thực tế khi được triển khai.
3
set ADK_TYPICAL_ON_CHIP_LOAD 7 : Đặt giá trị điện dung tải trung bình trên
chip (7 pF), nó có thể được sử dụng để định rõ độ trễ dự kiến của các cổng và mạch
logic trên chip khi chúng phải đối mặt với điện dung tải trung bình này.
set ADK_TIE_CELLS \
"LOGIC1_X1 \
LOGIC0_X1"
Xác định các cell được sử dụng để kết nối với nguồn và đất.
LOGIC1_X1: Đây có thể là một cell logic đơn giản (ví dụ: NAND hoặc NOR) được
thiết kế để tạo ra tín hiệu logic "1" (hoặc VDD) khi được kích thích.
LOGIC0_X1: Tương tự, đây có thể là một cell logic đơn giản được thiết kế để tạo ra tín
hiệu logic "0" (hoặc VSS/đất) khi được kích thích.
2. File “calibre.layerprops”
Chứa thông tin về các lớp (layer) trong quy trình layout
Trích xuất một dòng tiêu biểu trong file mô tả: 10 green speckle contact 1 1
10: Số hiệu lớp, được sử dụng để định danh lớp trong quy trình sản xuất chip. Trong
trường hợp này, lớp này được đặt là 10.
green: Màu của speckle cho lớp này. Trong trường hợp này, màu được chọn là xanh lá
cây.
speckle: Chỉ ra rằng lớp này chứa speckle, tức là có sự chèn thêm các điểm nhỏ (đốm)
vào.
contact: Loại của lớp. Ở đây, lớp này được mô tả là "contact"
1: Độ dày của lớp, được đặt là 1. Thông thường, độ dày được đo bằng đơn vị micromet
hoặc nanomet, tùy thuộc vào quy trình sản xuất chip cụ thể.
1: Giá trị khác, có thể đại diện cho một thuộc tính khác của lớp hoặc quy trình, nhưng
không có thông tin cụ thể nào được cung cấp trong dòng này.
3. File “stdcells.cdl”
- Chứa các thông tin về bản quyền
- Thông tin về công nghệ và định dạng
- Thông tin về cell: các mô tả của một cell tiêu chuẩn (standard cell) trong ngôn
ngữ CDL (Circuit Description Language), netlist của các cổng logic cơ bản.
4
4. Databook của thư viện
▪ Chọn một cell đại diện có trong thư viện để nghiên cứu
- Databook Build Date: Ngày xây dựng Databook,
- Copyright: Bản quyền © 2004-2010 của công ty Nangate Inc.,
- Conditions for Characterization Library: Điều kiện cho thư viện đặc tính, bao gồm
góc (corner) "NangateOpenCellLibrary_typical_typical" với các thông số:
- Vdd (điện áp nguồn): 1.10V.
- Tj (nhiệt độ chói): 25.0 độ C.
- Output Transition Definition (Định Nghĩa Chuyển Đổi Đầu Ra): Chuyển động đầu
ra được xác định từ 30% đến 70% (tăng) và từ 70% đến 30% (giảm) của điện áp
đầu ra.
- Propagation Delay Measurement (Đo Độ Trễ Truyền):
- Đo độ trễ truyền từ 50% (tăng đầu vào) hoặc 50% (giảm đầu vào) đến 50% (tăng
đầu ra) hoặc 50% (giảm đầu ra).
▪ Block diagram của D Flip Flop