Chương 5 :Digital Interface

Chia sẻ: Đỗ Hồng | Ngày: | Loại File: PDF | Số trang:107

Thêm vào BST

Báo xấu

96
lượt xem 14
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Thiết bị ngoại vi là tên chung nói đến một số loại thiết bị bên ngoài thùng máy được gắn kết với máy tính với tính năng nhập xuất (IO) hoặc mở rộng khả năng lưu trữ (như một dạng bộ nhớ phụ). Thiết bị ngoại vi của máy tính có thể là: Thiết bị cấu thành lên máy tính và không thể thiếu được ở một số loại máy tính. Thiết bị có mục đích mở rộng tính năng hoặc khả năng của máy tính....

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Chương 5 :Digital Interface

ch 5. digital interface • GhÐp nèi hÖ trung t©m víi ThiÕt bÞ ngo¹i vi qua c¸c tÝn hiÖu logic 1/0 • pARALLEL iN/OUT – poRTS: principle, pPI, Centronics/LPT – PCMCIA, Dual ported Ram. – INTERCACing to devices: Key pad, LED, text panel, encoder, STEP motor, ... – hI-pOWER INTERFACE: relay, scr, triac, power mosfet, igbt... • sERIAL in/OUT: Sync, async, – RS-232, RS-485, RS-422 – modem... P&I Ch5-Digi In/Out 1
5.1. parallel interface: 5.1.1. nGuyªn lý • In/Out nhiÒu bit ®ång thêi, nhanh, gÇn a. A Port Line ( 1bit port): – Output Port: Latched Output (chèt ra), D_Flip-Flops – Unlatched Input, h×nh 5.1. single IO line/pin P&I Ch5-Digi In/Out 2
• D Flip-Flop (D trigger): – Là 1 trong những phần tử cơ bản của hệ dãy, – D – data, lưu giữ 1 bit số liệu. – 4/6/8 D flip-flop => tạo ra 4/6/8 bit register, nhiều registers đóng trong 1 chip là SRAM. – Input: • Data bit: 1 hoặc 0 • Clock, thường là sườn lên, ghi nhận giá trị của data và lưu lại cho đến khi có bit số liệu khác ghi đè lên. • [Có thể có] clear – xóa; Preset – đặt trước – Output: • Q - ứng với giá trị data input vào thời điểm có clock • /Q – đảo của Q. – Có 2 loại: Transparent (HC373) và Master-Slave (HC374) P&I Ch5-Digi In/Out 3
H. 501 b, c MOSFET (Metal Oxide Semiconductor Field Effect Transistor) P&I Ch5-Digi In/Out 4
• Write pin: bit 0 or 1, clock = ↑ – Write bit 0: D flip-flop => Q = 0; -Q = 1 => gate = 1 => R(ds) MOSFET = ON => pin = 0 – Write bit 1 D flip-flop => Q = 1; -Q = 0 => gate = 0 => R(ds) MOSFET = OFF => pin = 1 • Read pin: (Input line– out “1” firstly)- ReadPin = 0 (!) => open 3 state lower buffer => 1/0 from pin => data bus (i) • ReadLatch (Reading bit out previously) : -ReadLatch = 0 (!) => open 3 state higher buffer => 1/0 from pin => data bus (i) P&I Ch5-Digi In/Out 5
5.1. parallel interface: 5.1.1. nGuyªn lý b. Simple In-Out Ports: • Cæng ra ®¬n gi¶n cã chèt (latched output port, based on 74 HC 374/HC373/HC273/HC574..., 8 bit Register), (fig. 5.2) • Cæng vµo ®¬n gi¶n kh«ng chèt (unlatched input port, based on 3 state buffer - 74HC244) • Cæng vµo cã chèt (Latched Input Port), chó ý status flag P&I Ch5-Digi In/Out 6
5.1. parallel interface: 5.1.1. nGuyªn lý P&I Ch5-Digi In/Out 7
Port[Parallel_Out]:= solieu; LÖnh Pascal • Out Port: 74 HC 374: • CPU ph¸t ®Þa chØ ra IO space => cã t/h -IO CS Ph¸t data vµ -IOW => cã t/h Clock = ↑ (Rising Edge) => • data ®−îc chèt vµo HC374 • Ng/vi => OutControl = 0 => open 3 state output P&I Ch5-Digi In/Out 8
Hình 5.2c. Unlatched Input Port Hình 5.2d. Latched Input Port P&I Ch5-Digi In/Out 9
5.1. parallel interface: 5.1.1. nGuyªn lý c. Port song song cã tÝn hiÖu b¾t tay/ tr¹ng th¸i (outport): – Göi 1 packet ra ngo¹i vi, cÇn ®ång bé gi÷a 2 phÝa – Peripheral chØ ®äc bé ®Öm cæng khi cã sè liÖu (cê IBF thiÕt lËp, 1) – CS chØ göi sè liÖu ra tiÕp theo khi byte/char tr−íc ®· ®−îc ®äc bëi Peripheral (OBE - Output Buffer Empty, xãa, 0) – Chó ý Time-Out-Error. – CPU göi 1 character, set -OBE =1 (Out. Buf Empty) – Per: If IBF= 1 then ®äc char (In. Buffer Full) – Bµi tËp: LËp tr×nh (C/ Pascal/Asm) cho s¬ ®å sau ®Ó göi 1 packet n byte - Chó ý Timeout Error P&I Ch5-Digi In/Out 10
OBE P&I Ch5-Digi In/Out 11
5.1. parallel interface: 5.1.2. Programmable ports • Ports: • Intel PPI 8255 (Programmable Peripheral Interface) • Motorola PIA 6821 (Progr. Interface Adaptor) • Z80 PIO (Parallel In/Out) ... • Flexible Specifics: • 2..4 In/ Out Ports, single line direction define (PIA/ PIO) • Mode: IN/OUT w [w/o] handshake, bus trans-ceiver • Control/ status/ HSK: Edge (↑, ↓) or Level (hi, lo) • Case study 1: PPI 8255: Tù ®äc 4 ports: PA, PB, PCH & PCL, 24 IO lines 3 modes M0, M1 & M2, (PA & PB, PC as HSK signals) §¬n gi¶n vµ hiÖu qu¶ • Case Study 2: Interface ISA bus – PPI 8255, (Fig. 5.3a) P&I Ch5-Digi In/Out 12
H×nh 5.3a. GhÐp nèi PPI 8255 víi PC qua ISA bus P&I Ch5-Digi In/Out 13 Addr: 300h-303h, Mode 0 all, PA & PC In, PB Out
5.1. parallel interface: 5.1.3. centronics port • Centronics Computer Inc. so called LPT; 2 LPT ports (available) in PC • Modes: SPP, EPP, ECP & IEEE 1284 (EPP+ECP) • IRQ (7/ 5) & DRQ (1/ 3 - 8 bit channels) support for many applications of Interface: • Printer • Local Area Network - LAN • Ext. HDD, SemiDisk, • Test Digital In/Out, ADC, DAC in many application interfaces • PC remote control (TV, Multi media, shut down...) • Programmers (All 11P2) – nạp chip chuyên dùng • Others P&I Ch5-Digi In/Out 14
5.1. parallel interface: 5.1.3. centronics port Mode 0: Simple Parallel Port - SPP (Normal mode, OUTput only) • 50..100kB/s, cable 10' max - 25/36 lines - Ground twisted pair, Base Addr: 378h - LPT1 & 278h - LPT2 • Data Out port, Addr. X78h - I/O space, TTL 0..5V, • Open Coll. Buffered - 8 bit latched out, back read-latch • LPT: send control & printed characters to Printer • Control Out Port: X7Ah, TTL (x=3/2) • 4 bit latched out, back read-latch, dïng software. §èi víi c¸c thiÕt bÞ, 4 tÝn hiÖu nµy ®−îc set (1) vµ reset (0) b»ng phÇn mÒm thuÇn tóy. • LPT: /Strobe (b0), AutoFeed (b1), /Init (b2), SLCT(b3) • IRQ_EN (b4), not outlet • Status In, X79h, Unlatched, TTL (0..5V): Printer status P&I Ch5-Digi In/Out 15 • 5 bit: b3..b7: Err, SLCT_IN, PE, -Ack, Busy
5.1. parallel interface: 5.1.3. centronics port P&I Ch5-Digi In/Out 16
5.1. parallel interface: 5.1.3. centronics port • Enable Int Req: mov dx, 37Ah; LPT 1 control in al, dx or al, 0001 0000b out dx, al ; PASCAL: Port[BA+2]:=Port[BA+2] or $10; {set bit 4 only} • Disable: Port[BA+2]:=Port[BA+2] and $EF; {Reset bit 4 only} P&I Ch5-Digi In/Out 17
5.1. parallel interface: 5.1.3. centronics port Mode 1: enhanced parallel port - epP • Xircom, 1992, Hi speed - 2 MB/s (DMA, 1 ISA bus cycle), bi-directional port, ghÐp nèi víi Ext HDD, Local Network... Base Addr 378h hoÆc 278h • 8 Registers:, cã t−¬ng thÝch víi SPP, • Offset 0: SPP data , R/W data lines, w/o HSK • Offset 1: SPP status, Read (b3..b7), b0 timeout • Offset 2: SPP control, R/W 4bit C0..C3, C4: IRQ En, C5: byte dir(ection) - chiÒu sè liÖu • Offset 3: EPP addr, R/W addr cycle w HSK (b¾t tay) • Offset 4: EPP data, R/W data cycle w HSK • Others: may be used for 16/32, port config, user define P&I Ch5-Digi In/Out 18
5.1. parallel interface: 5.1.3. centronics port Mode 2: extended capabilities port - ecp • MS-HP, 1993, 2..5 MB/s (1 ISA bus cycle), bi directional port, Ext HDD, Network... extension sys bus • 16 FIFO byte buffer ®Ó göi/ nhËn, DMA: Mem buffer • Cã thÓ ghÐp nèi víi c¸c ngo¹i vi chËm khi dïng Rdy • M« pháng, t−¬ng thÝch h® cña SPP, EPP mode • R/W: data & commands: • OUT -C1 (HostAck); IN -S7 (Periphiral. Ack). • -C1/ -S7 = 1 (sending data); 0 (command) • Command: b7=1, b0..6: channel addr, b7=0, b0..6 run- length count for data compression mode (®Õm c¸c byte gièng nhau - graphics, hardware) P&I Ch5-Digi In/Out 19
5.1. parallel interface: 5.1.3. centronics port Mode 2: extended capabilities port - ecp • Many chip (SMC's super IO...) hç trî decompress, phÇn mÒm göi ra ph¶i 'compress' • 6 registers: 3 SPP reg vµ 3 ECP reg • Base addr + 400h: data FIFO & Config A-Read only • Base addr + 401h: Config B (interrupt, DMA...) • Base addr + 402h: Extended Control Register P&I Ch5-Digi In/Out 20