Khoa Điện tử-Viễn thông, Đại học Bách khoa Hà nội
Người biên soạn: KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 1
BÀI 3:
GIỚI THIỆU VỀ QUARTUS II VÀ QUY TRÌNH THIẾT KẾ TRÊN FPGA
1. Mục tiêu
Bài thí nghiệm này giới thiệu về phần mềm Quartus II và tổng quan về các bước thực hiện trên CAD cho quy
trình thiết kế mạch số. Ví dụ về thiết kế mạch đơn giản minh họa cho từng bước dùng phần mềm Quartus II
và thực hiện trên FPGA của Altera.
2. Kiến thức cần trang bị
- Cơ bản về thiết kế số,
- Cơ bản về ngôn ngữ mô tả phần cứng VHDL,
- Nắm rõ cách sử dụng kit DE1.
3. Các kiến thức thu được
- Biết cách tạo một dự án trên phần mềm Quartus II.
- Biết cách tổng hợp mạch logic từ mã VHDL dùng trình tổng hợp tích hợp sẵn của Quartus II.
- Biết cách thực hiện mô phỏng cho mạch logic.
- Biết cách gán chân cho FPGA để đưa các tín hiệu vào ra mạch logic nối với các chân trên FPGA.
- Biết cách nạp và cấu hình cho FPGA
4. Các bước thực hiện một thiết kế
Các bước thể hiện quy trình thiết kế số trên các IC có thể lập trình (FPGA/CPLD) như sau:
Hình 1. Quy trình thiết kế CAD thông dụng
- Nhập thiết kế: Mạch logic mong muốn được mô tả bằng ngôn ngữ mô tả phần cứng như
VHDL/Verilog hoặc bằng sơ đồ mạch.
Khoa Điện tử-Viễn thông, Đại học Bách khoa Hà nội
Người biên soạn: KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 2
- Tổng hợp: Công cụ thực hiện chuyển các biểu diễn mạch điện ở trên thành dạng tệp netlist, trong đó
biểu diễn các thành phần logic cần cho mạch cùng các kết nối giữa các thành phần logic.
- Mô phỏng chức năng: Mạch đã tổng hợp được kiểm tra để phân tích tính chính xác về chức năng;
trình mô phỏng không quan tâm đến vấn đề thời gian.
- Fitting: Công cụ CAD Fitter xác định vị trí đặt các thành phần logic đã đưa ra trong tệp netlist vào
trong FPGA, đồng thời xác định các đường đi dây trong FPGA để kết nối các thành phần logic.
- Phân tích thời gian: Trễ đường truyền theo các đường khác nhau trong mạch đã được fit ở trên được
phân tích để xác định khả năng hoạt động mong muốn của mạch.
- Mô phỏng thời gian: Mạch đã được fit được kiểm tra để phân tích cả về chức năng và cả về mặt thời
gian.
- Lập trình và cấu hình: Mạch logic mong muốn được triển khai trên FPGA/CPLD thực tế thông qua
chương trình nạp và cấu hình cho FPGA/CPLD.
Cụ thể các bước thiết kế với Quartus II
Phần 1: Tạo mới một dự án
Bước 1: Chọn mục File > New Project Wizard để mở cửa sổ tạo mới dự án giống như Hình 2. Chú ý là dự
án cần có tên giống với tên của thực thể thiết kế, nó cho thấy thực thể là mức đỉnh. Chọn tên light làm tên
cho dự án và thực thể mức đỉnh, nhấp chọn Next.
Hình 2. Cửa sổ chọn đường dẫn và tên dự án
Bước 2: Trong cửa sổ Family & Device Settings, chúng ta sẽ chọn loại chip, là chip FPGA Cyclone
EP2C20F484C7N có trên kit DE1 mà chúng ta sử dụng trong bài thí nghiệm. Nhấp chọn Next để chuyển
sang cửa sổ chọn kế tiếp.
Khoa Điện tử-Viễn thông, Đại học Bách khoa Hà nội
Người biên soạn: KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 3
Hình 3. Cửa sổ chọn loại chip FPGA dùng cho dự án
Bước 3: Trong của sổ kế tiếp, chúng ta có thể chọn lựa bất kỳ công cụ của hãng thứ ba nào cần dùng. Công
cụ CAD thông dụng dùng cho phần mềm thiết kế mạch điện tử là EDA tools. Vì chúng ta không cần thay đổi
gì trong việc lựa chọn công cụ, nhấp chọn Next.
Bước 4: Quan sát bảng tổng kết các thiết lập vừa thực hiện. Nhấp chọn Finish để quay trở về màn hình chính
của phần mềm Quartus II.
Phần 2: Nhập thiết kế dùng mã VHDL
Trong bài thí nghiệm này, chúng ta sẽ tạo một mạch điều khiển đèn hai chiều như trong Hình 4. Mạch có thể
dùng để điều khiển một đèn LED khi một trong hai chuyển mạch x1 hoặc x2 đóng, tương ứng với mức logic
“1”. Chú ý rằng chỉ cần dùng hàm XOR cho hai đầu vào x1 và x2, tuy nhiên chúng ta sẽ xây dựng lại bằng
các cổng logic rời rạc.
Hình 4. Mạch logic điều khiển đèn và bảng chân lý của mạch
Bước 1: Chọn mục File > New, trong cửa sổ New, chọn VHDL File, và nhấp chọn OK. Sau khi nhấp chọn
OK thì cửa sổ soạn thảo sẽ hiện ra. Nhập vào mã VHDL như dưới đây vào trong cửa sổ soạn thảo văn bản.
Khoa Điện tử-Viễn thông, Đại học Bách khoa Hà nội
Người biên soạn: KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 4
Bước 2: Chọn mục File > Save As để mở cửa sổ Save As. Trong phần Save as type chọn VHDL File. Trong
phần File name nhập light. Nhấp chọn Save để đưa tệp này vào trong thư mục của dự án.
Phần 3: Thêm các tệp thiết kế vào một dự án
Bước 1: Chọn mục Assignments > Settings > Files, điều này dẫn đến cửa sổ như trong Hình 4. Một cách
khác là chọn Project > Add/Remove Files trong Project. Nếu bạn dùng trình soạn thảo để tạo tệp và chọn vào
hộp có nhãn Add file to current project, thì tệp light.vhd đã có trong dự án, ngược lại tệp này cần thêm vào
dự án.
Hình 5. Cửa sổ các cài đặt có thể dùng để nhập tệp thiết kế vào dự án
Bước 2: Nhấp chọn nút … bên cạnh phần File name để có cửa sổ chọn tệp cần thêm vào. Nhấp chọn tệp
light.vhd và nhấp chọn Open. Tệp đã chọn sẽ hiện tên trên phần File name. Nhấp chọn Add và OK để đưa
tệp này vào dự án.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity light is
port( x1, x2: in std_logic;
f : out std_logic);
end light;
architecture Behavioral of light is
begin
f <= (x1 and not x2) or (not x1 and x2);
end Behavioral;
Khoa Điện tử-Viễn thông, Đại học Bách khoa Hà nội
Người biên soạn: KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 5
Phần 4: Biên dịch mã VHDL
Bước 1: Nhấp chọn mục Processing > Start Complication. Biên dịch thành công (hay không thành công) sẽ
được thông báo trên hộp thoại bung ra sau khi quá trình biên dịch kết thúc. Xác nhận bằng cách nhấp nút
OK.
Bước 2: Khi biên dịch hoàn thành, một báo cáo biên dịch được đưa ra. Cửa sổ này cũng có thể mở ra bất kỳ
lúc nào bằng cách nhấp chọn Processing > Complication Report. Trong báo cáo này bao gồm một số danh
mục ở bên trái cửa sổ, nhấp vào các danh mục này để thấy thông tin chi tiết của danh mục này hiện lên ở bên
phải cửa sổ.
Phần 5: Sửa các lỗi
Bước 1: Mở tệp light.vhd, dòng có câu lệnh gán biểu thức logic cho f, ta bỏ dấu chấm phẩy ở cuối dòng lệnh,
lưu thay đổi với tệp light.vhd rồi biên dịch lại dự án. Lúc này phần mềm sẽ thông báo là biên dịch không
thành công và báo cáo tổng hợp đưa ra kết quả biên dịch dự án bị hỏng.
Bước 2: Chọn mục Analysis & Synthesis > Messages để hiển thị thông báo lỗi. Nhấp đôi vào thông báo lỗi
đầu tiên, dòng lệnh lỗi sẽ được đánh dấu trên trình soạn thảo văn bản, sửa lại cho đúng rồi biên dịch lại dự
án.
Phần 6: Gán chân
Chúng ta sẽ gán các chuyển mạch gạt SW0 và SW1 làm các đầu vào x1 và x2 cho mạch điện. Các chuyển mạch
này nối với các chân L22 và L21 của FPGA. Và chúng ta sẽ gán đầu ra f tới LEDG0, được kết nối với chân
U22 của FPGA.
Bước 1: Nhấp chọn Assignments > Assignment Editor. Trong Category chọn Pin. Nhấp đôi vào <<new>>.
Nhấp chọn x1 từ danh sách trải xuống làm chân đầu tiên được gán. Tiếp đến nhấp đôi vào hộp bên phải hộp
dành cho x1 (cột Location). Chọn chân PIN_L22 từ danh mục hoặc có thể gõ trực tiếp L22 vào hộp Location.
Hình 6. Cửa sổ Assignment Editor dùng để gán chân
Bước 2: Tương tự như trên, thực hiện gán chân cho đầu vào x2 cho chân L21 và đầu ra f cho chân U22.