Bài giảng Thiết kế mạch số dùng HDL - Chương 7: Thiết kế và tổng hợp bộ điều khiển dòng dữ liệu
lượt xem 2
download
Bài giảng Thiết kế mạch số dùng HDL - Chương 7: Thiết kế và tổng hợp bộ điều khiển dòng dữ liệu có nội dung trình bày về phân loại hệ thống số; mô hình điều khiển cho dòng dữ liệu; tổng hợp mạch Binary_Counter_Part_RTL; máy tuần tự phân hoạch; các ví dụ thiết kế;... Mời các bạn cùng tham khảo!
Bình luận(0) Đăng nhập để gửi bình luận!
Nội dung Text: Bài giảng Thiết kế mạch số dùng HDL - Chương 7: Thiết kế và tổng hợp bộ điều khiển dòng dữ liệu
- dce 2009 Thiết kế mạch số dùng HDL Chương 7 Thiết kế và tổng hợp bộ điều khiển dòng dữ liệu
- Computer Engineering 2009 Nội dung chính • Máy tuần tự phân hoạch • Các ví dụ thiết kế Advanced Digital Design with the Verilog HDL – 2 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Phân loại hệ thống số • Control-dominated Là hệ thống đáp ứng đáp lại tác động bên ngoài • Data-dominated Yêu cầu tính toán và truyền nhận dữ liệu với hiệu suất cao Hệ thống thông tin liên lạc, xử lý tín hiệu,… Máy tuần được phân loại và phân hoạch thành bộ dòng dữ liệu và bộ điều khiển Advanced Digital Design with the Verilog HDL – 3 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Bộ dòng dữ liệu – datapaths unit • Bộ số học luận lý (arithmetic logic unit - ALU) • Bộ cộng • Bộ nhân • Bộ xử lý tín hiệu số • Quản lý tài nguyên (registers) • … Advanced Digital Design with the Verilog HDL – 4 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Mô hình điều khiển cho dòng dữ liệu Advanced Digital Design with the Verilog HDL – 5 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Các bước thiết kế • Application-driven • Lựa chọn cấu trúc hỗ trợ cho tập lệnh trong ứng dụng • Định nghĩa các trạng thái điều khiển hỗ trợ tập lệnh • Xây dựng FSM sinh ra tín hiệu điều khiển Advanced Digital Design with the Verilog HDL – 6 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Ví dụ thiết kế bộ đếm nhị phân • Máy trạng thái không tường minh count
- Computer Engineering 2009 Binary_Counter_Arch Advanced Digital Design with the Verilog HDL – 8 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Binary_Counter_STG Advanced Digital Design with the Verilog HDL – 9 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 ASM ASM ASMD cho bộ dòng dữ liệu được điều khiển bởi máy trạng thái Advanced Digital Design with the Verilog HDL – 10 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Binary_Counter_Part_RTL Advanced Digital Design with the Verilog HDL – 11 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Tổng hợp mạch Binary_Counter_Part_RTL Tổng hợp bằng Actel Libero IDE 8.2 Advanced Digital Design with the Verilog HDL – 12 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Tổng hợp mạch Binary_Counter_Part_RTL Datapaths unit Tổng hợp bằng Actel Libero IDE 8.2 Advanced Digital Design with the Verilog HDL – 13 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Ví dụ thiết kế máy RISC • RISC: Reduced instruction-set computers Tập lệnh đơn giản Số chu kỳ clock cho mỗi lệnh là nhỏ Advanced Digital Design with the Verilog HDL – 14 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Kiến trúc của RISC_SPM Advanced Digital Design with the Verilog HDL – 15 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Trình tự thực thi • Lấy lệnh từ bộ nhớ • Giải mã lệnh và lấy toán hạng • Thực thi lệnh Các tác vụ trên bộ ALU Cập nhật giá trị thanh ghi lưu trữ Cập nhật bộ đếm chương trình (PC) Cập nhật thanh ghi lệnh (IR) Cập nhật thanh ghi địa chỉ (ADD_R) Cập nhật bộ nhớ Điều khiển dòng dữ liệu Advanced Digital Design with the Verilog HDL – 16 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Bộ điều khiển – Controller (1) • Chức năng bộ điều khiển Định thời tất cả các hoạt động Lựa chọn đường dữ liệu từ các bộ multiplexer Giám sát trạng thái của bộ xử lý (Processing Unit) và quyết định giá trị tín hiệu điều khiển Điều khiển các bus 3 trạng thái Advanced Digital Design with the Verilog HDL – 17 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 Bộ điều khiển – Controller (2) Tín hiệu Chức năng Load_Add_Reg Loads the address register Load _PC Loads Bus_2 to the program counter Load_IR Loads Bus_2 to the instruction register Inc_PC Increments the program counter Sel_Bus_1_Mux Selects among the Program_Counter, R0, R1, R2, and R3 to drive Bus_1 Sel_Bus_2_Mux Selects among Alu_out, Bus_1, and memory to drive Bus_2 Load_R0 Loads general purpose register R0 Load_R1 Loads general purpose register R1 Load_R2 Loads general purpose register R2 Load_R3 Loads general purpose register R3 Load_Reg_Y Loads Bus_2 to the register Reg_Y Load Reg_Z Stores output of ALU in register Reg_Z write Loads Bus_1 into the SRAM memory Advanced Digital Design with the Verilog HDL – 18 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 RISC_SPM: Tập lệnh (1) • Thiết kế controller phụ thuộc vào tập lệnh • Có hai dạng thứ lệnh Lệnh ngắn Lệnh dài Advanced Digital Design with the Verilog HDL – 19 chapter 7 ©2009, Pham Quoc Cuong
- Computer Engineering 2009 RISC_SPM: Tập lệnh (2) Instruction Word Instr Action opcode src dest NOP 0000 ?? ?? none ADD 0001 src dest dest
CÓ THỂ BẠN MUỐN DOWNLOAD
-
Bài giảng Thiết kế logic số (VLSI design): Chương 1 - Trịnh Quang Kiên
29 p | 184 | 24
-
Bài giảng Thiết kế logic số (VLSI design): Chương 2.5 - Trịnh Quang Kiên
18 p | 139 | 14
-
Bài giảng Thiết kế logic số (VLSI design): Chương 4.1 - Trịnh Quang Kiên
29 p | 152 | 9
-
Bài giảng Thiết kế logic số (VLSI design): Chương 4.2 - Trịnh Quang Kiên
23 p | 116 | 9
-
Bài giảng Thiết kế logic số (VLSI design): Chương 4.3 - Trịnh Quang Kiên
22 p | 117 | 9
-
Bài giảng Thiết kế mạch điện tử: Phần 2 - Trường Đại học Thái Bình
81 p | 15 | 8
-
Bài giảng Thiết kế mạch điện tử: Phần 1 - Trường Đại học Thái Bình
37 p | 19 | 6
-
Bài giảng Thiết kế mạch logic: Chương 1 và 2
28 p | 120 | 5
-
Bài giảng Thiết kế logic số: Lecture 4.1 - TS. Hoàng Văn Phúc
19 p | 77 | 4
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự
91 p | 29 | 4
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 4: Thiết kế luận lý với Verilog
39 p | 46 | 4
-
Bài giảng Thiết kế logic số: Lecture 4.5 - TS. Hoàng Văn Phúc
22 p | 78 | 3
-
Bài giảng Thiết kế logic số: Lecture 4.2 - TS. Hoàng Văn Phúc
22 p | 67 | 3
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 2: Thiết kế mạch luận lý tổ hợp
45 p | 16 | 2
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 1: Phương pháp luận thiết kế vi mạch số
24 p | 20 | 2
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 9: Giải thuật và kiến trúc cho các bộ xử lý số
46 p | 29 | 2
-
Bài giảng Thiết kế mạch số dùng HDL - Chương 3: Thiết kế mạch luận lý tuần tự
41 p | 21 | 2
Chịu trách nhiệm nội dung:
Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA
LIÊN HỆ
Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM
Hotline: 093 303 0098
Email: support@tailieu.vn