Thiết kế mạch số dùng HDL-Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự

Chia sẻ: Nguyễn Doãn Hùng | Ngày: | Loại File: PDF | Số trang:91

Thêm vào BST

Báo xấu

189
lượt xem 38
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Các bước thiết kế ASIC, Các khái niệm cơ bản, sử dụng bìa Karnaugh để thiết kế bằng tay, Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi, Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động,Cácmứctrừutượng Architectural. Quanhệvàora. Logical. Tập hợp các biến và các biểu thức boolean •Physical.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Thiết kế mạch số dùng HDL-Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự

dce 2008 Thiết kế mạch số dùng HDL Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự
Tóm tắt các chương trước Computer Engineering 2009 • Các bước thiết kế ASIC • Các khái niệm cơ bản, sử dụng bìa Karnaugh để thiết kế bằng tay • Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động Thiết kế Vi mạch số dùng HDL 2 ©2009, Pham Quoc Cuong
Nội dung chính Computer Engineering 2009 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL 3 ©2009, Pham Quoc Cuong
Nội dung chính Computer Engineering 2009 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL 4 ©2009, Pham Quoc Cuong
Các mức trừu tượng Computer Engineering 2009 • Architectural  Quan hệ vào ra • Logical  Tập hợp các biến và các biểu thức boolean • Physical Thiết kế Vi mạch số dùng HDL 5 ©2009, Pham Quoc Cuong
Góc nhìn Computer Engineering 2009 • Behavioral Description  Architectural: Algorithm  Logical: ASM • Structural Description  Architectural: datapath elements (register, memory, adders,…), STG, ASM  Logical: Schematic of gates • Physical Description Thiết kế Vi mạch số dùng HDL 6 ©2009, Pham Quoc Cuong
Giới thiệu về tổng hợp Computer Engineering 2009 1 Mô tả hành vi Mô tả cấu trúc 2 3 Giải thuật Bộ xử lý, bộ nhớ Thanh ghi, ALU Dòng dữ liệu/RTL Netlist  Đại số boole Hình dạng Cell Layout Mô tả vật lý Thiết kế Vi mạch số dùng HDL 7 ©2009, Pham Quoc Cuong
Tổng hợp luận lý (Logic synthesis) Computer Engineering 2009 • Sinh ra một mô tả cấu trúc từ mô tả luận lý • Tối ưu netlist và ánh xạ thành các mạch tương đương dùng các tài nguyên vật lý theo một công nghệ nào đó Thư viện Đặc tả công nghệ Verilog Bộ dịch Bộ tối ưu Bộ ánh xạ Hàm luận lý Hàm luận lý Công nghệ nhiều mức hai mức hiện thực tối ưu Thiết kế Vi mạch số dùng HDL 8 ©2009, Pham Quoc Cuong
Bộ dịch (translation engine) Computer Engineering 2009 • Đọc và chuyển dạng biểu diễn Verilog  Biểu thức Boolean cho các mạch kết hợp  Các dạng biểu diễn khác cho bộ nhớ và tín hiệu đồng bộ • Tạo ra các biểu thức POS Thiết kế Vi mạch số dùng HDL 9 ©2009, Pham Quoc Cuong
Bộ tối ưu (optimization engine) Computer Engineering 2009 • Quá trình tối ưu dựa trên quá trình tìm kiếm lặp lại • Theo sau tối ưu ogi là quá trình tối ưu hiệu suất (performance optimization) • Tối ưu đồng thời một tập hợp biểu thức boolean  Loại bỏ dư thừa  Xem xét các giá trị don’t care  Dùng chung các mạch nhỏ hơn • Expresso, misll… Thiết kế Vi mạch số dùng HDL 10 ©2009, Pham Quoc Cuong
Những sự biến đổi trong tổng hợp logic Computer Engineering 2009 • Phân rã (decomposition) • Gom nhóm (factoring) • Thay thế (substitution) • Loại bỏ (elimination) Có thể có nhiều biểu thức Boolean tương đương cùng biểu diễn quan hệ giữa những ngõ vào và những ngõ ra (MIMO) Thiết kế Vi mạch số dùng HDL 11 ©2009, Pham Quoc Cuong
Phân rã - decomposition Computer Engineering 2009 • Biến đổi một mạch bằng cách biểu diễn một biểu thức boolean thành các term (các node trung gian) F = XY + X’Y’ F = abc + abd + a’b’c’ + b’c’d’ X = ab Y=c+d Node trung gian Thiết kế Vi mạch số dùng HDL 12 ©2009, Pham Quoc Cuong
Rút trích - extraction Computer Engineering 2009 • Rút trích tập hợp các hàm giống nhau thành node trung gian F = (a + b)cd + e G = (a + b)e’ F = (a + b)cd + e H = cde G = (a + b)e’ X=a+b H = cde Y = cd   + + +  +      Thiết kế Vi mạch số dùng HDL 13 ©2009, Pham Quoc Cuong
Factoring Computer Engineering 2009 • Tìm những biểu thức dùng chung trong các hàm boolean F = ac + ad + bc +bd +e F = (a + b)(c + d) + e +     + +   Thiết kế Vi mạch số dùng HDL 14 ©2009, Pham Quoc Cuong
Thay thế - substitution Computer Engineering 2009 • Thay thế những ngõ nhập những term bằng những biểu thức boolean khác G=a+b G=a+b F=G+c F=a+b+c + + + + Thiết kế Vi mạch số dùng HDL 15 ©2009, Pham Quoc Cuong
Loại bỏ - elimination Computer Engineering 2009 • Loại bỏ node trung gian và làm giảm cấu trúc mạch – giảm số mức của mạch F = Ga + G’a F = ac + ad + ac’d G=c+d   +  + +   Thiết kế Vi mạch số dùng HDL 16 ©2009, Pham Quoc Cuong
Tổng hợp RTL Computer Engineering 2009 Biểu thức boolean tổng hợp được Phát biểu mức RTL • Giả sử có sẵn một tập hợp tài nguyên phần cứng đã được định thời và cấp phát • Đặc tả RTL  Máy trạng thái hữu hạn  Toán tử Verilog và phép gán đồng thời (nonblocking) • Tối ưu mã hóa trạng thái của máy trạng thái • Tối ưu các biểu thức luận lý tổ hợp • Ánh xạ kết quả vào công nghệ đích Thiết kế Vi mạch số dùng HDL 17 ©2009, Pham Quoc Cuong
Tổng hợp mức cao Computer Engineering 2009 • Tổng hợp hành vi, tổng hợp cấu trúc • Tìm ra kiến trúc để hiện thực một giải thuật Thiết kế Vi mạch số dùng HDL 18 ©2009, Pham Quoc Cuong
Nội dung chính Computer Engineering 2009 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL 19 ©2009, Pham Quoc Cuong
Tổng hợp mạch luận lý tổ hợp Computer Engineering 2009 • Netlist các cấu trúc cơ bản (primitives) • Phát biểu gán liên tục • Hành vi vòng nhạy mức (level-sensitive) Những cách biểu diễn mạch tổ hợp khác không được hỗ trợ bởi công cụ tổng hợp Thiết kế Vi mạch số dùng HDL 20 ©2009, Pham Quoc Cuong