intTypePromotion=1
zunia.vn Tuyển sinh 2024 dành cho Gen-Z zunia.vn zunia.vn
ADSENSE
 » 
 » 

Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự

Chia sẻ: HaoAsakura HaoAsakura | Ngày: | Loại File: PDF | Số trang:91

Thêm vào BST
Báo xấu
30
lượt xem 4
download
 
  Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự có nội dung trình bày về giới thiệu về quá trình tổng hợp (synthesis); tổng hợp mạch luận lý tổ hợp; tổng hợp mạch luận lý tuần tự; tổng hợp máy trạng thái tường minh (Explicit State Machine); mạch luận lý đồng bộ; mã hóa trạng thái (State Encoding);... Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự

  1. dce 2008 Thiết kế mạch số dùng HDL Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự
  2. Computer Engineering 2009 Tóm tắt các chương trước • Các bước thiết kế ASIC • Các khái niệm cơ bản, sử dụng bìa Karnaugh để thiết kế bằng tay • Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 2
  3. Computer Engineering 2009 Nội dung chính 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 3
  4. Computer Engineering 2009 Nội dung chính 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 4
  5. Computer Engineering 2009 Các mức trừu tượng • Architectural  Quan hệ vào ra • Logical  Tập hợp các biến và các biểu thức boolean • Physical Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 5
  6. Computer Engineering 2009 Góc nhìn • Behavioral Description  Architectural: Algorithm  Logical: ASM • Structural Description  Architectural: datapath elements (register, memory, adders,…), STG, ASM  Logical: Schematic of gates • Physical Description Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 6
  7. Computer Engineering 2009 Giới thiệu về tổng hợp 1 Mô tả cấu trúc Mô tả hành vi 2 3 Bộ xử lý, bộ nhớ Giải thuật Thanh ghi, ALU Dòng dữ liệu/RTL Netlist  Đại số boole Hình dạng Cell Layout Mô tả vật lý Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 7
  8. Computer Engineering 2009 Tổng hợp luận lý (Logic synthesis) • Sinh ra một mô tả cấu trúc từ mô tả luận lý • Tối ưu netlist và ánh xạ thành các mạch tương đương dùng các tài nguyên vật lý theo một công nghệ nào đó Đặc tả Thư viện Verilog công nghệ Bộ dịch Bộ tối ưu Bộ ánh xạ Hàm luận lý Hàm luận lý nhiều mức Công nghệ hai mức tối ưu hiện thực Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 8
  9. Computer Engineering 2009 Bộ dịch (translation engine) • Đọc và chuyển dạng biểu diễn Verilog  Biểu thức Boolean cho các mạch kết hợp  Các dạng biểu diễn khác cho bộ nhớ và tín hiệu đồng bộ • Tạo ra các biểu thức POS Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 9
  10. Computer Engineering 2009 Bộ tối ưu (optimization engine) • Quá trình tối ưu dựa trên quá trình tìm kiếm lặp lại • Theo sau tối ưu ogi là quá trình tối ưu hiệu suất (performance optimization) • Tối ưu đồng thời một tập hợp biểu thức boolean  Loại bỏ dư thừa  Xem xét các giá trị don’t care  Dùng chung các mạch nhỏ hơn • Expresso, misll… Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 10
  11. Computer Engineering 2009 Những sự biến đổi trong tổng hợp logic • Phân rã (decomposition) • Gom nhóm (factoring) • Thay thế (substitution) • Loại bỏ (elimination) Có thể có nhiều biểu thức Boolean tương đương cùng biểu diễn quan hệ giữa những ngõ vào và những ngõ ra (MIMO) Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 11
  12. Computer Engineering 2009 Phân rã - decomposition • Biến đổi một mạch bằng cách biểu diễn một biểu thức boolean thành các term (các node trung gian) F = abc + abd + a’b’c’ + b’c’d’ F = XY + X’Y’ X = ab Y=c+d Node trung gian Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 12
  13. Computer Engineering 2009 Rút trích - extraction • Rút trích tập hợp các hàm giống nhau thành node trung gian F = (a + b)cd + e G = (a + b)e’ F = (a + b)cd + e H = cde G = (a + b)e’ X=a+b H = cde Y = cd   + +  +  +     Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 13
  14. Computer Engineering 2009 Factoring • Tìm những biểu thức dùng chung trong các hàm boolean F = ac + ad + bc +bd +e F = (a + b)(c + d) + e  +    + +   Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 14
  15. Computer Engineering 2009 Thay thế - substitution • Thay thế những ngõ nhập những term bằng những biểu thức boolean khác G=a+b G=a+b F=a+b+c F=G+c + + + + Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 15
  16. Computer Engineering 2009 Loại bỏ - elimination • Loại bỏ node trung gian và làm giảm cấu trúc mạch – giảm số mức của mạch F = Ga + G’a F = ac + ad + ac’d G=c+d   +  + +   Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 16
  17. Computer Engineering 2009 Tổng hợp RTL Biểu thức boolean tổng hợp được Phát biểu mức RTL • Giả sử có sẵn một tập hợp tài nguyên phần cứng đã được định thời và cấp phát • Đặc tả RTL  Máy trạng thái hữu hạn  Toán tử Verilog và phép gán đồng thời (nonblocking) • Tối ưu mã hóa trạng thái của máy trạng thái • Tối ưu các biểu thức luận lý tổ hợp • Ánh xạ kết quả vào công nghệ đích Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 17
  18. Computer Engineering 2009 Tổng hợp mức cao • Tổng hợp hành vi, tổng hợp cấu trúc • Tìm ra kiến trúc để hiện thực một giải thuật Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 18
  19. Computer Engineering 2009 Nội dung chính 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 19
  20. Computer Engineering 2009 Tổng hợp mạch luận lý tổ hợp • Netlist các cấu trúc cơ bản (primitives) • Phát biểu gán liên tục • Hành vi vòng nhạy mức (level-sensitive) Những cách biểu diễn mạch tổ hợp khác không được hỗ trợ bởi công cụ tổng hợp Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 20
ADSENSE

CÓ THỂ BẠN MUỐN DOWNLOAD

LV.15: Bộ Đồ Án Tốt Nghiệp Chuyên Ngành Cơ Khí
65 tài liệu
2431 lượt tải
THÔNG TIN
TRỢ GIÚP
HỖ TRỢ KHÁCH HÀNG
Theo dõi chúng tôi

Chịu trách nhiệm nội dung:

Nguyễn Công Hà - Giám đốc Công ty TNHH TÀI LIỆU TRỰC TUYẾN VI NA

LIÊN HỆ

Địa chỉ: P402, 54A Nơ Trang Long, Phường 14, Q.Bình Thạnh, TP.HCM

Hotline: 093 303 0098

Email: support@tailieu.vn

Giấy phép Mạng Xã Hội số: 670/GP-BTTTT cấp ngày 30/11/2015 Copyright © 2022-2032 TaiLieu.VN. All rights reserved.

 

Đồng bộ tài khoản
3=>0