Luận văn thạc sĩ: Thiết kế bộ nhớ ROM 512x4x6 lập trình bởi active và contact

Chia sẻ: Sdfas Vfdtg | Ngày: | Loại File: PDF | Số trang:13

Thêm vào BST

Báo xấu

119
lượt xem 9
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Thiết kế bộ nhớ ROM 512x4x6 lập trình bởi active và contact nhằm giới thiệu bài toán thiết kế tyheo công thức 45mmmm, thực hiện thiết kế.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Luận văn thạc sĩ: Thiết kế bộ nhớ ROM 512x4x6 lập trình bởi active và contact

1 2 B GIÁO D C VÀ ĐÀO T O Công trình ñư c hoàn thành t i Đ I H C ĐÀ N NG Đ I H C ĐÀ N NG LÊ TH ÁNH NGUY T Ngư i hư ng d n khoa h c: TS. Nguy n Văn Cư ng THI T K B NH ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ CONTACT Ph n bi n 1: TS. Ph m Văn Tu n Ph n bi n 2: TS. Lương H ng Khanh Chuyên ngành: K thu t ñi n t Mã s : 60.52.70 TÓM T T LU N VĂN TH C SĨ Lu n văn ñư c b o v trư c H i ñ ng ch m Lu n văn K THU T t t nghi p th c sĩ k thu t ñi n t h p t i Đ i h c Đà N ng vào ngày 25 tháng 6 năm 2011. Có th tìm hi u lu n văn t i: - Trung tâm Thông tin - H c li u, Đ i h c Đà N ng Đà N ng – Năm 2011 - Trung tâm H c li u, Đ i h c Đà N ng
3 4 M Đ U - Gi i thi u bài toán thi t k ROM 512x4x16 l p trình b i active và contact theo công ngh 45nm, th c hi n thi t k . 1. Tính c p thi t c a ñ tài 4. Phương pháp nghiên c u Cùng v i s phát tri n không ng ng c a công ngh CMOS Phương pháp nghiên c u xuyên su t là k t h p nghiên c u lý thì m t ñ tích h p cũng thay ñ i nhanh chóng trong nh ng năm g n thuy t và th c nghi m (k t qu ño ñ t) ñ ki m ch ng. C th : ñây. M t ñ tích h p càng tăng thì kích thư c linh ki n gi m xu ng, - Tìm hi u lý thuy t quy trình thi t k b nh ROM l p trình khi ñó nh ng thay ñ i r t nh trong quá trình ch t o cũng nh hư ng b i active và contact theo công ngh 45nm. ñ n ho t ñ ng c a linh ki n. - Th c hi n thi t k cho m t b nh ROM ñó. B nh ROM ñư c thi t k v i nhi u k thu t khác nhau như - Th c hi n ki m tra ch c năng và tính năng c a b nh ROM l p trình b ng active và contact, l p trình b ng contact. Nhưng b trên b ng ph n m m HSIM và HSPICE. nh ROM l p trình b ng active và contact có ưu ñi m vư t tr i là ti t 5. Ý nghĩa khoa h c và th c ti n c a ñ tài ki m di n tích và ñi u này giúp gi m kích thư c linh ki n và tăng T thi t k b nh ROM v i dung lư ng b nh 2 Kbit, ta k m c ñ tích h p. Do ñó tôi ch n ñ tài Thi t k b nh ROM th a ñ thi t k các b nh có dung lư ng l n hơn. 512x4x16 l p trình b i active và contact ñư c th c hi n công ngh 45nm ñ làm ñ tài t t nghi p. 6. C u trúc c a lu n văn Lu n văn ñư c xây d ng thành 4 chương: 2. M c ñích nghiên c u Chương 1: T ng quan v công ngh CMOS và quy trình thi t - Th c hi n thi t k b nh ROM l p trình b i active và k b nh nhúng contact. Chương 2: Gi i thi u bài toán thi t k ROM 512x4x16 l p 3. Đ i tư ng và ph m vi nghiên c u trình b i ACTIVE và CONTACT a) Đ i tư ng nghiên c u: Chương 3: Thi t k b nh ROM 512x4x16 l p trình b i - Lý thuy t cơ s v CMOS, v b nh ROM ACTIVE và CONTACT - Quy trình thi t k b nh ROM l p trình b i active và contact Chương 4: Th c hi n ki m tra ch c năng và tính năng c a b theo công ngh 45nm. nh ROM 512x4x16 - Th c hi n ki m tra ch c năng và tính năng c a b nh ROM l p trình b i active và contact. b) Ph m vi nghiên c u : - Nghiên c u lý thuy t v CMOS
5 6 Máng là các c c ñư c n i v i các vùng bán d n pha t p d ng n+ ñ t Chương 1 – T NG QUAN V CÔNG NGH CMOS bên trong phi n ñ , g i là vùng Ngu n và Máng tương ng. Vùng VÀ QUY TRÌNH THI T K B NH NHÚNG bán d n gi a hai vùng Ngu n và Máng ngay dư i c ng ñư c g i là 1.1 Gi i thi u chương vùng Kênh. Các vùng Ngu n và Máng t o thành ti p giáp pn v i Trong chương này ta s tìm hi u t ng quan v công ngh vùng ñ . Hai ti p giáp này luôn gi ñi u ki n phân c c ngư c ñ CMOS, trong ñó ta quan tâm ñ n c u trúc và ho t ñ ng c a NMOS b o ñ m cách ly gi a các ti p giáp c a transistor. và PMOS là hai linh ki n chính c a vi c thi t k . Ngoài ra, trình bày v các bư c trong m t quy trình thi t k ASIC c th . 1.2 T ng quan v công ngh CMOS Ưu ñi m chính c a CMOS là tiêu t n ít năng lư ng. Năng lư ng ch tiêu t n khi m ch ñang th c s chuy n tr ng thái. Chính ñ c ñi m này mà công ngh CMOS có hi u su t v t c ñ , di n tích, năng lư ng c a m ch t t hơn các công ngh khác. Hình 1.1 C u trúc v t lý và ký hi u NMOS 1.2.1 Phân lo i 1.2.2.2 Các ch ñ ho t ñ ng và ñ c tuy n truy n ñ t c a MOSFET ñư c chia thành hai lo i: NMOS MOSFET ki u nghèo kênh: kênh d n ñã có s n t i ñi n áp Ho t ñ ng c a MOSFET có th chia làm 3 mode khác nhau: c c c ng b ng 0 Vùng ng t MOSFET ki u tăng cư ng: kênh d n chưa có s n và ch xu t iDS = 0 , vGS ≤ VTN (1.1) hi n khi ñi n áp c c c ng b t ñ u l n hơn 0. Vùng tuy n tính Trong m i lo i MOSFET ngư i ta cũng chia thành hai lo i: i DS = β n (vGS − VTN − v DS / 2)v DS , NMOS: kênh d n lo i n vGS − VTN ≥ v DS ≥ 0 (1.2) PMOS: kênh d n lo i p Vùng bão hòa 1.2.2 NMOS i DS = ( β n / 2)(vGS − VTN ) 2 (1 + λv DS ) , 1.2.2.1 C u trúc v t lí c a NMOS v DS ≥ vGS − VTN ≥ 0 (1.3) NMOS có c u trúc như hai b n c c c a m t t ñi n: b n c c 1.2.2.3 Đi n dung trong các transistor NMOS kim lo i phía trên n i v i c c C ng G (Gate), b n c c phía dư i là Trong t t c các d ng c bán d n ñ u có ñi n dung n i, các phi n ñ làm b ng v t li u bán d n Si pha t p d ng p. L p ñi n môi ñi n dung này s h n ch d ng c làm vi c t n s cao. c a t chính là l p cách ñi n r t m ng SiO2. Các c c Ngu n và
7 8 1.2.2.4 Dòng rò 1.2.6 C ng Và – Đ o (NAND) Khi transistor tr ng thái ng t, v n có dòng ñi n ch y trong transistor, g i là dòng rò, dòng này gây ra công su t tiêu tán tĩnh. Có ba lo i dòng rò: dòng rò c c c ng, dòng rò dư i ngư ng và dòng rò gi a ti p giáp Ngu n/Máng. Trong ba lo i trên thì dòng rò có tr s l n nh t và nh hư ng nhi u ñ n ho t ñ ng c a MOSFET là dòng rò dư i ngư ng. 1.2.3 PMOS C u t o m t transistor PMOS tương t như NMOS, ch khác là b n c c phía dư i là phi n ñ làm b ng v t li u bán d n Si pha t p d ng n và các c c Ngu n và Máng, là các c c ñư c n i v i các vùng Hình 1.9 Sơ ñ m ch, kí hi u, b ng chân tr c ng NAND 2 ñ u vào. bán d n t p d ng p + ñ t bên trong phi n ñ . Nguyên lý ho t ñ ng tương t như NMOS, ngo i tr c c tính Y = A.B = A + B c a các ñi n áp và chi u c a dòng ñi n là ngư c l i. 1.2.7 C ng Ho c – Đ o (NOR) 1.2.4 C ng logic cơ b n C ng logic CMOS bao g m 2 m ng: m ng kéo xu ng ñư c c u trúc b i các transistor NMOS, và m ng kéo lên ñư c c u trúc b i các transistor PMOS. Hai m ng này ho t ñ ng b i s ñi u khi n c a các bi n ñ u vào theo ki u bù nhau. 1.2.5 C ng ñ o Ký hi u và sơ ñ m ch Hình 1.10 Sơ ñ m ch, ký hi u, b ng chân tr c ng NOR 2 ñ u vào Y = A + B = A.B 1.2.8 Sơ ñ nguyên lý và layout c a các transistor CMOS Hình 1.7 Ký hi u, sơ ñ m ch và b ng chân tr c a c ng ñ o Quá trình s n xu t CMOS c n có các l p cơ b n:
9 10 L p d n: l p N-well (l p ñ c a PMOS), P-well (l p ñ ASIC tùy bi n m t ph n (Semi-custom ASIC). c a NMOS), l p Polysilicon, l p kim lo i. ASIC kh trình (Programmable ASIC). L p cách ly: ñ cách ly các vùng d n, làm b ng SiO2. Contact, Via: ñ n i l p kim lo i Metal1 xu ng l p Poly 1.4.2 Quy trình thi t k ASIC hay Active bên dư i, và gi a các l p kim lo i v i nhau. 1.4.2.1 Thi t k ki n trúc (Architecture design) L p Active: là l p pha t p ñ t o thành vùng n+ ho c p+. Đây là bư c ñ u tiên c a thi t k có nhi m v ti p nh n các 1.3 Đ nh nghĩa và các ng d ng c a b nh nhúng yêu c u c a thi t k và xây d ng nên ki n trúc t ng quát c a thi t k . 1.3.1 Gi i thi u chung v b nh nhúng 1.4.2.2 Thi t k logic (Logic design) Các b nh nhúng thư ng ñư c bi t ñ n là: SRAM, Đây là bư c mô ph ng t ng th các ch c năng logic và t i ưu DRAM, ROM, CAM ... thi t k . 1.4.2.3 Thi t k m ch (Circuit design) 1.3.2 B nh ROM và các ng d ng Xây d ng sơ ñ m ch c a thi t k . ROM là b nh ch ñ c. D li u ñư c lưu trên ROM không 1.4.2.4 Thi t k m t n (Mask design) m t ñi khi ng t ñi n. Thi t k m t n s k t n i các cell cơ b n l i v i nhau và Phân lo i ROM: ch y dây gi a chúng. 1.4.2.5 Thi t k v t lý (Physical design) Mask ROM : d li u ñư c ghi m t l n duy nh t trong Sau khi hoàn thành giai ño n layout nh ng m ch ñ c bi t c a quá trình ch t o. chip thì các m ch ñó ñư c s p ñ t và k t n i v i nhau. Programmable ROM (PROM) : các bit nh ñư c l p Th c hi n ki m tra trên toàn b chip, n u có l i xu t hi n ta trình sau quá trình s n xu t và cũng ch ghi m t l n duy nh t. ph i quay l i các bư c trên ñ th c hi n ch nh s a ñ n khi vi c ki m Erasable programmable ROM (EPROM) : d li u c a tra ñ m b o hoàn t t mà không còn l i. Sau khi hoàn t t vi c biên lo i ROM này có th xóa ñư c b ng tia t ngo i. d ch sang file GDS2 mà không còn l i nào n a, file c a chip này s ñư c ñưa xu ng nhà s n xu t và th c hi n các công ño n ch t o Ngoài ra còn có các lo i ROM khác: EEPROM, Flash, ... thành m t chip thành ph m. 1.4 Quy trình thi t k b nh nhúng 1.5 K t lu n chương 1.4.1 Gi i thi u chung v các quy trình thi t k Chương này ñã trình bày c u trúc và ho t ñ ng c a các V cơ b n ASIC ñư c chia thành 3 lo i sau: transistor CMOS, b nh ROM và các ng d ng c a nó. Đ ng th i ASIC tùy bi n hoàn toàn (Full-custom ASIC). cũng trình bày t ng quan các bư c thi t k b nh nhúng.
11 12 2.2.3 Mô t các chân tín hi u vào/ra và các ho t ñ ng c a Chương 2 – GI I THI U BÀI TOÁN THI T K b nh ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ B ng 2.1 B ng mô t các chân tín hi u vào/ra c a b nh CONTACT 2.1 Gi i thi u chương Stt Tên chân I/O Mô t Các n i dung ñư c trình bày c a chương 2 g m: 1 CLK Input Tín hi u xung clock + Gi i thi u bài toán, yêu c u và các thông s k thu t c a 2 EZ Input Tín hi u ch n chip (ch n b nh ) b nh . 3 A(8:0) Input Các tín hi u ñ a ch + Mô t các chân tín hi u vào/ra c a b nh . 4 TEZ Input Tín hi u ch n chip ch ñ ki m tra + Mô t các ho t ñ ng ch y u c a b nh . 5 TA(8:0) Input Các tín hi u ñ a ch ch ñ ki m tra + Gi i pháp thi t k c a b nh ROM 512x4x16. 6 Q(3:0) Output Các tín hi u ngõ ra + Phân tích ki n trúc t ng quan c a b nh . 7 SI Input Tín hi u d li u vào ch ñ SCAN 2.2 Gi i thi u bài toán, yêu c u và các gi i pháp thi t k 8 SO Output Tín hi u d li u ra ch ñ SCAN c a b nh ROM 512x4x16 9 DFTREAD0(1:0) Input Các tín hi u thi t k cho ki m tra 2.2.1 Bài toán thi t k 10 DFTREAD1(1:0) Input Các tín hi u thi t k cho ki m tra Thi t k b nh ROM 512x4x16 l p trình b ng ACTIVE và 11 SCAN Input Tín hi u ch n ch ñ SCAN CONTACT. Yêu c u t i ưu v di n tích ñư c ưu tiên cao nh t. 12 TM Input Tín hi u ch n ch ñ ki m tra 2.2.2 Nh ng yêu c u v công ngh và các thông s k thu t 13 ATPGM Input Tín hi u ch n ch ñ ATPG c a b nh ROM 512x4x16 Ho t ñ ng ñ c c a b nh : Công ngh 45nm B nh làm vi c t i sư n lên c a xung CLK. Các tín hi u Đi n áp ho t ñ ng 0.9V ñ n 1.26V ngõ vào ñi u khi n cho phép ho t ñ ng ñ c, tín hi u ñ a ch , tín hi u Nhi t ñ ho t ñ ng - 40 ñ n 125 ñ C ch n chip ph i ñư c ch t t i sư n lên c a xung CLK. Dung lư ng b nh 2kbit Khi tín hi u ch n chip EZ m c cao thì b nh không ñư c T ng s word 512 ch n và b t ch p các tín hi u khác như th nào ngõ ra Q không ñ i. S bit/word 4 Khi tín hi u EZ m c th p, và tín hi u SCAN, ATPGM, TM H s ghép (column mux) 16 m c th p cho phép ho t ñ ng ñ c ñư c th c hi n. T i sư n lên c a xung CLK các tín hi u ñ a ch , ch n chip ñư c ch t. D li u c a cell t i ñ a ch A(8:0) ñưa vào s ñư c ñ c ra ngõ ra Q(3:0).
13 14 Ho t ñ ng ki m tra c a b nh : Các chân CLK, EZ, A(8:0), và các chân ch n ch ñ ho t Ngoài ho t ñ ng chính c a ROM là ho t ñ ng ñ c, trong ñ ng c a ROM là TM, SCAN, ATPGM, TEZ, TA(8:0) ñư c ñưa vào ROM còn thi t k các chân tín hi u khác ph c v cho ho t ñ ng ki m kh i CTL ñ ñi u khi n toàn b ho t ñ ng c a m ch. tra, nh m ñ m b o cho vi c s n xu t b nh ñ t ñư c hi u su t cao Các chân d li u ra Q(3:0) s ñi ra t kh i IO. nh t, t l m c l i sau s n xu t là th p nh t. Nhi m v các kh i chính và ki n trúc chi ti t c a ROM 512x4x16 2.3 Gi i pháp thi t k Kh i CTL nh n các tín hi u ñi u khi n, tín hi u ñ a ch , V i dung lư ng là 512 word x 4 bit, ñ t i ưu di n tích và t c tín hi u ch n chip và xung ñ ng h t ngoài vào, ñ t ñó t o ra các ñ c a b nh thì ta s d ng h s ghép ñ chuy n ñ i v hình dáng, tín hi u ñi u khi n, xung ñ ng h n i, các tín hi u ti n gi i mã ñ kích thư c v t lý c a b nh nh m thu nh di n tích b nh . V i h ñưa t i các kh i XDEC, CORE và IO ñ th c hi n các ho t ñ ng c a s ghép 16 thì ta có: ROM. T ng s hàng (word): s word/h s ghép = 512/16 = 32 Kh i XDEC nh n các tín hi u ti n gi i mã t kh i CTL T ng s c t (bit): s bit/word * h s ghép = 4 * 16 = 64 t o thành 32 ñư ng Wordline ñưa sang kh i CORE ñ ch n cell nh . Đ t o ñư c thi t k có công su t tiêu th nh thì ta ph i Kh i CORE g m 32 hàng x 64 c t cell nh . Khi gi m dòng ñ c, mu n v y ta ph i tìm cách gi m dòng rò ch y qua Wordline m thì d li u t i ô nh có Wordline m ñó thông qua các transistor NMOS. Đ gi m dòng rò này ta c n tăng ñi n áp VS lên ñư ng Bitline, Local Mux, Global Mux ñưa v m ch khu ch ñ i c m b ng cách s d ng VG - Virtual Ground. bi n c a kh i IO. Đ t i ưu v t c ñ ho t ñ ng c a m ch ta c n chu kỳ càng Kh i IO nh n các tín hi u ñi u khi n t CTL qua, k t nh càng t t, ñ làm ñư c ñi u này ta s d ng phương pháp tracking h p v i các Bitline t CORE v , qua m ch ch n c t nh , ñưa t i –dò tìm th i ñi m m xung ch t giá tr ngõ ra. Ta c n xây d ng kh i m ch khu ch ñ i c m bi n SA ñ phân tích ho t ñ ng ñ c “0” hay tham chi u g m các bitcell có t i ñ l n b ng ñ l n c a bitcell xa “1”. Sau ñó, ñưa t i b ch t d li u ngõ ra thành các tín hi u Q(3:0). nh t c a kh i CORE, khi ñó th i gian m tín hi u ch t ngõ ra s g n ñúng v i ñư ng d li u xa nh t. 2.5 K t lu n chương 2.4 Phân tích ki n trúc t ng quan b nh ROM Qua chương này ta bi t ñư c bài toán và các yêu c u thi t k 512x4x16 c a b nh ROM 512x4x16. T nh ng yêu c u thi t k ñó ta ñưa ra Do kh i nh có 32 hàng, 64 c t nên s có 32 ñư ng tín hi u gi i pháp thi t k và ki n trúc t ng quan. Ta c n n m rõ nh ng n i word line ch n hàng. Kh i XDEC s ñư c xây d ng bao g m 32 cell dung trên ñ ñi vào thi t k chương sau. xdec, m i cell s n i v i 1 ñư ng tín hi u word line. Kh i IO g m 4 cell IO, m i IO s ñư c k t n i v i 1 ñ u ra Q.
15 16 3.3.1 M ch ti n gi i mã ñ a ch 2 sang 4 Chương 3 – THI T K B NH ROM 512x4x16 L P T 9 ñư ng tín hi u ñ a ch A(8:0) ñưa vào ta có s ñư ng TRÌNH B I ACTIVE VÀ CONTACT tín hi u ñưa ra sau b ti n gi i mã như sau: 3.1 Gi i thi u chương B ng 3.1 B ng các tín hi u t o ra t m ch ti n gi i mã Trong chương này, ta s ñi vào ph n thi t k m ch và nguyên lý ho t ñ ng c a t ng kh i. A(1:0) → GM(3:0) Các tín hi u ñưa t i m ch ch n c t, LocalMux 3.2 Kh i ñi u khi n (CTL) A(3:2) → LM(3:0) t i m ch mux4 kh i CORE, GlobalMux ñưa Trong kh i CTL bao g m các m ch sau: t i mux4 kh i IO - M ch ch t tín hi u ñ a ch ngõ vào A(5:4) → PA(3:0) 12 chân tín hi u g m PA, PB, PC s ñưa t i - M ch t o xung clock n i CLKGEN A(7:6) → PB(3:0) m ch gi i mã Wordline ñ t o ra 32 ñư ng - M ch Dummy Sense Amplifier Wordline A(8),VSS → PC(3:0) - M ch ti n gi i mã ñ a ch (s ñư c trình bày trong kh i XDEC) 3.3.2 M ch gi i mã Wordline t các tín hi u ti n gi i mã 3.2.1 M ch ch t tín hi u ñ a ch ngõ vào M ch gi i mã Wordline nh n 12 tín hi u PA(3:0), PB(3:0), M ch ch t tín hi u ñ a ch ngõ vào làm ñ ng b các tín hi u PC(3:0) t m ch ti n gi i mã trong kh i CTL ñ t o ra 32 Wordline ñ a ch v i nhau, cho ta xác ñ nh ñư c Wordline m ñ ñ c d li u. g i sang kh i CORE. Các tín hi u ñ a ch t ngoài ñưa vào s qua b ch t t o ra 2 3.4 Kh i nh (CORE) tín hi u ra là Latout và Latoutz g i ñ n m ch ti n gi i mã. Kh i CORE g m các cell nh ch a d li u. Cell nh c a b 3.2.2 M ch t o xung clock n i CLKGEN nh ch là 1 transistor và nó lưu tr giá tr “0” ho c “1” c a cell d a T xung ñ ng h bên ngoài ñưa vào m ch này s t o nên các trên vi c có hay không có con NMOS t i ñó. xung ñ ng h n i ñ ñi u khi n ho t ñ ng ñ ng b gi a các kh i B nh ROM 512x4x16 g m 512 word nhân v i 4 bit/word, trong các ch ñ ho t ñ ng c a ROM. Vi c ho t ñ ng theo xung có dung lư ng là 2kbit, t c là 2k cell nh trong kh i CORE ñư c ñ ng h n i giúp xác ñ nh th i gian c n thi t ñ hoàn thành m t chu chia thành 32 hàng nhân 64 c t. Trong ñó, ta chia kh i CORE thành kỳ ñ c. 8 kh i nh , m i kh i nh qu n lý 4 wordline nhân v i 64 bitline. 3.3 Kh i gi i mã ñ a ch ch n hàng (XDEC) 3.4.1 Thi t k cell nh Ta s xét sơ ñ m ch và nguyên lý ho t ñ ng c a các m ch: Cell nh là ph n t quan tr ng c a b nh , ta ph i ch n kích M ch ti n gi i mã ñ a ch 2 sang 4 (trong kh i CTL) thư c cell cho phù h p ñ t i ưu di n tích toàn m ch. M ch gi i mã wordline t các tín hi u ti n gi i mã
17 18 Khi Wordline ñư c ch n (WL = 1) thì nó m NMOS ñ ñư c ghép thành 16 ñư ng Global Bitline, ghép ti p còn 4 ñư ng dòng ñ t Bitline qua con NMOS v ñ t kéo Bitline xu ng "0", bình Bitline ñưa t i 4 m ch khu ch ñ i c m bi n t ñó t o ra Q. thư ng nó s mang giá tr "1". 3.5.2 M ch khu ch ñ i c m bi n SA 3.4.2 Thi t k toàn b kh i nh M ch khu ch ñ i c m bi n SA là m t trong nh ng m ch quan tr ng c a b nh ROM, nó th c hi n vi c ñ c d li u t ô nh ñưa ñ n ñ u vào b ch t tín hi u ra. Có 2 m ch SA trong ROM là: Dummy Bitline Sense Amplifier (trong CTL) và Normal Sense Amplifier (trong IO). M ch Dummy SA có nhi m v là t o ra xung LatchEn ñ m T-gate trong m ch ch t d li u ra, cho phép ñ c d li u trên ñư ng Bitline ñư c chính xác. M ch SA c a ñư ng Bitline có nhi m v t o ra xung SAOUT có s khác bi t gi a ñ c giá tr 0 và 1 ñ ñưa vào b ch t. 3.5.3 M ch ch t d li u ngõ ra Sau khi qua m ch khu ch ñ i c m bi n SA, tín hi u s ñưa vào m ch ch t d li u ngõ ra, t i ñây t o ra Q ñưa ra ngoài b nh . Vi c có m ch ch t l i ra là do ñôi khi trong m t quá trình ñ c nào ñó Hình 3.12 Mô hình toàn b kh i nh c n Reset h t t t c các chân ra ñ b t ñ u m t ho t ñ ng khác. 3.5 Kh i vào/ra (IO) 3.6 L p trình cho ROM b ng ACTIVE và CONTACT Trong kh i IO ta s phân tích các m ch sau: Vi c ñ c giá tr t ROM là k t qu c m bi n ñư ng bitline. M ch ch n c t cell nh N u ñi n áp c a ñư ng bitline là “0” do dòng ñ t VDD qua bitline M ch khu ch ñ i c m bi n SA qua NMOS r i v VG thì giá tr ñ c ra là “0”, còn n u ñi n áp bitline M ch ch t d li u ra “1” do dòng t VDD qua bitline nhưng không v ñ t n p cho bitline 3.5.1 M ch ch n c t cell nh m c “1” k t qu ñ c ra là “1”. Ta th y vi c ñ c ñư c “0” hay “1” là Các tín hi u t m ch ti n gi i mã là LM(3:0) s ñưa t i m ch do v trí ô nh ñó có NMOS hay không, t i v trí ô nh nào có NMOS Local mux kh i CORE ñ ghép 4 tín hi u Local Bitline li n nhau thì giá tr ñ c là “0”, còn không có ñ c ra là “1”. thành 1 tín hi u GBL ñưa t i m ch Global mux. T i m ch Global mux, các tín hi u GM(3:0) s ñi u khi n ghép 4 ñư ng GBL thành BL ñưa v m ch khu ch ñ i c m bi n. V y t 64 ñư ng Local Bitline
19 20 Cách t o ô nh mang giá tr “0”: M t c c c a vùng ACTIVE (c c S c a NMOS) n i v i Chương 4 – TH C HI N KI M TRA CH C NĂNG VG. VÀ TÍNH NĂNG C A B NH ROM 512x4x16 C c còn l i c a vùng ACTIVE (c c D c a NMOS) n i 4.1 Gi i thi u chương v i ñư ng bitline BL . Trong chương này, ta s ti n hành ki m tra ch c năng và tính Vùng Poly (c c G c a NMOS) n i v i ñư ng wordline. năng c a b nh ROM 512x4x16, sau ñó ñánh giá k t qu v ch c Cách t o ô nh mang giá tr “1”: năng, tính năng c a b nh ROM 512x4x16. Không có vùng ACTIVE dư i l p Poly. 4.2 Th c hi n ki m tra ch c năng thi t k c a b nh Có vùng ACTIVE dư i l p Poly nhưng không n i c c ROM 512x4x16 VG xu ng vùng ACTIVE ho c không n i ñư ng BL xu ng 4.2.1 Ph n m m mô ph ng HSIM ACTIVE. Ph n m m HSIM là công c mô ph ng s cho thông tin v Ưu ñi m v di n tích c a l p trình b ng ACTIVE và m ch như: ñi n áp c a các ñi m, ñi n dung gi a hai ñi m, dòng ñi n CONTACT so v i vi c l p trình b ng CONTACT cho b nh ROM: thành ph n... Đ i v i c hai ki u l p trình thì khi v layout ta ñ u ñ t Đ u vào bao g m các file: trư c ñư ng Poly n i v i wordline WL, ñ i v i l p trình b ng Netlist: ch a các thông tin k t n i m ch. CONTACT thì v l p ACTIVE luôn bên dư i l p Poly còn l p trình Model: cung c p mô hình thi t b , công ngh s d ng. b ng ACTIVE và CONTACT thì chưa v ACTIVE. Option file: ch a các thi t l p ñ ñi u khi n ti n trình mô Đ i v i l p trình b ng CONTACT do v trư c ACTIVE nên ph ng HSIM. ñ ghi “0” thì n i VG và BL vào, còn ô nh ghi “1” s ñ tr ng. Vector file: nh ng file l nh này nh n cơ s d li u t các Đ i v i l p trình b ng ACTIVE và CONTACT thì ghi giá tr file c u hình, sơ ñ chân và m u pattern ñ t o ra vector file, ch a “0” cũng gi ng bên l p trình b ng CONTACT, còn ghi 1 thì không d ng sóng c a các tín hi u vào. v ACTIVE ñ ti t ki m di n tích. Param file: ch a thông s c a m ch. 3.7 K t lu n chương Các file ñ u ra : file .log ch a các thông tin trong quá trình Trong chương này ta ñã th c hi n bư c thi t k cho b nh ch y, file .fsdb ch a d ng sóng c a các tín hi u trong m ch. ROM. Qua ñó, ta n m ñư c sơ ñ m ch, nguyên lý ho t ñ ng c a các 4.2.2 Quy trình ki m tra ch c năng cho b nh ROM m ch chính c a ROM. Ngoài ra, ta còn bi t ñư c ưu ñi m c a l p Ki m tra ch c năng c a ROM bao g m vi c xây d ng m ch trình cho ROM b ng ACTIVE và CONTACT là ti t ki m di n tích. nguyên lý, các Vector ñ u vào ñ th c hi n ki m tra ho t ñ ng ñ c và ho t ñ ng c a ROM các ch ñ ki m tra.
21 22 4.2.3 Th c hi n ki m tra ch c năng b ng HSIM File init: kh i t o giá tr ban ñ u cho các node. Ta ch có th d ñoán giá tr c a các tín hi u ra sau khi k t File meas : ch a các l nh ño th i gian ñáp ng và dòng. thúc các ho t ñ ng, và ñưa d ñoán vào file Vector. Quá trình mô File model: ch a t t c các thông s ñ c tính c a các linh ph ng HSIM s báo l i khi d ñoán c a ta v ñ u ra sai, có hai kh ki n như transistor, ñi n tr , t kí sinh,...do nhà s n xu t ñưa ra. năng x y ra là: File param, option : ch a các thông s , tùy ch n khi ch y Vector b sai. mô ph ng. File netlist c a m ch sai. 4.3.2 Đo công su t tiêu th Ta s ki m tra l i file Vector. N u v n còn x y ra l i thì có Công su t tiêu th c a m ch ñư c xác ñ nh b ng giá tr dòng th sai do m ch, khi ñó d a vào d ng sóng ñ u ra ta tìm các tín hi u trung bình trong m t chu kỳ, bao g m công su t ñ ng và công su t liên quan ñ n l i ñó và xây d ng l i m ch. tĩnh. 4.2.4 K t qu mô ph ng T k t qu ño dòng ta tính t công su t tiêu tán và công su t File .log ch a thông tin ch y mô ph ng: tiêu tán tĩnh, các công th c này ñư c ñ nh nghĩa trong file meas Simulation Statistics B ng 4.1 K t qu ño t công su t tiêu tán Comparison Errors :0 Accepted Time Steps : 8240 cpd_vddpr cpd_vddar cpd_vbbnw Repeated Time Steps : 83 N_25_1.1_1.21 2.64E-012 2.54E-014 5.01E-013 Minimum Time Steps : 294 S_125_1.21_1.26 2.9793E-12 2.2958E-14 5.2934E-13 MOS evaluations : 4306750 W_-40_0.99_1.08 2.86E-012 3.38E-014 6.05E-013 Nh n xét: K t qu mô ph ng cho th y không có l i ch c B ng 4.2 K t qu ño công su t tiêu tán tĩnh năng. Như v y, b nh ROM_512x4x16 ñã ho t ñ ng ñúng v ch c Pl_vddpr Pl_vddar Pl_vbbnw năng, các giá tr ñ c ra trùng v i giá tr mong mu n. 4.3 Th c hi n ki m tra tính năng c a b nh ROM N_25_1.1_1.21 1.22E-08 5.02E-09 1.03E-08 4.3.1 Ph n m m mô ph ng HSPICE S_125_1.21_1.26 2.34E-06 3.79E-07 1.78E-08 Đ u vào bao g m các file: W_-40_0.99_1.08 1.52E-09 1.78E-09 5.79E-09 Netlist : ñư c d ch ra t sơ ñ nguyên lý, ch a các thông Nh n xét: tin k t n i. Sau ñó chuy n sang ñ nh d ng netlist LPE ch a các giá tr Các yêu c u công su t c a bài toán: t kí sinh. Đi n dung thi t b trong ho t ñ ng ñ c 0.29673 pF File wave : ñ nh nghĩa d ng sóng ñ u vào các tín hi u. Công su t tiêu tán do dòng rò 0.0008577 mW
23 24 Như v y so sánh v i yêu c u bài toán thì các yêu c u công 4.3.3.3 K t qu mô ph ng su t chưa th a mãn. Sau khi xây d ng ñ y ñ các t p tin ñ u vào s ti n hành 4.3.3 Th c hi n ño các thông s th i gian c a b nh ROM ch y mô ph ng HSPICE. Vi c ch y mô ph ng s di n ra t i các ñi u 4.3.3.1 Ý nghĩa và phương pháp ño các thông s th i gian ki n khác nhau tương ng v i 3 trư ng h p: x u nh t, bình thư ng, Th i gian truy c p ngõ ra (Output Access time) t t nh t. Th i gian truy c p ngõ ra là kho ng th i gian t sư n lên c a t_setup t_hold t_cycle t_access t_outputlold CLK cho ñ n khi d li u ñ u ra m i có hi u l c. N_25_1.1_1.21 2.49E-10 9.40E-11 1.89E-09 1.64E-09 1.44E-09 Th i gian setup S_125_1.21_1.26 3.05E-10 7.29E-11 1.63E-09 1.38E-09 1.20E-09 Là kho ng th i gian thi t l p c n thi t c a các tín hi u ñ u W_-40_0.99_1.08 4.24E-10 1.41E-10 3.16E-09 2.81E-09 2.50E-09 vào trư c khi tín hi u CLK chuy n lên m c cao. Hình 4.10 K t qu timing Th i gian gi tín hi u ngõ vào (input hold time) Nh n xét: Th i gian gi là kho ng th i gian nh nh t cho phép gi a s Các yêu c u v th i gian: thay ñ i m c c a tín hi u CLK và vi c ch t d li u. Chu kỳ: 1053 ps Th i gian gi ngõ ra (output hold time) Th i gian thi t l p: 162.07ps Th i gian gi ngõ ra ñư c tính b ng kho ng th i gian t Th i gian gi : 50.206 ps sư n lên c a xung CLK ñ n khi d li u ñ u ra ñ u tiên thay ñ i. Th i gian truy c p: 765.54 ps Chu kỳ (cycle time) Th i gian gi ngõ ra: 759.75 ps Là kho ng th i gian nh nh t c a chu kỳ xung CLK ñ m b o Như v y so sánh v i yêu c u bài toán thì timing chưa phù ñư c m i ho t ñ ng ñ c ñư c th c hi n xong. h p v i các yêu c u ñ ra. 4.3.3.2 Xây d ng các t p tin ñ u vào 4.4 K t lu n chương T p tin d ng sóng ñ u vào (wave file), các l nh ño (meas Trong chương này ta ñã th c hi n mô ph ng thi t k , ñưa ra file): xây d ng các t p tin này d a trên cơ s d li u ñư c vi t trong các k t qu cu i cùng. Đ ng th i, so sánh v i các yêu c u ñ u vào t p tin excel, sau ñó t o ra t p tin d ng sóng và các l nh ño b ng m t xem có phù h p không v c ch c năng và tính năng c a thi t k . chương trình ngôn ng C-shell. T o t p tin các thông tin k t n i t sơ ñ m ch Dùng t p tin model c a nhà s n xu t T o t p tin ñi u khi n (ctl file)
25 26 ñ ng ñ c c a b nh . Sau ñó, ti n hành ño công su t, th i gian ñáp K T LU N VÀ KI N NGH ng c a b nh . K t lu n: Thi t k b nh nhúng là m t quy trình ph c t p tr i qua V ph n lý thuy t: nhi u giai ño n v i nh ng yêu c u kh t khe v ñ chính xác. Vi c Phân tích c u trúc và ho t ñ ng c a các transistor CMOS thi t k b nh ñòi h i ngư i thi t k c n ph i có nhi u kinh nghi m - m t trong nh ng ph n t cơ b n c u thành nên các c ng và các và do ñ tài này khá m i nên lu n văn này còn nhi u h n ch như: m ch logic. Chưa t i ưu ñư c thi t k v công su t, t c ñ cũng như Tìm hi u t ng quan v m t b nh nhúng ROM và các di n tích c a b nh . ng d ng c a nó trong th c t . Chưa mô ph ng ki m tra các trư ng h p x y ra các ñi u Phân tích c th m t quy trình thi t k b nh nhúng ki n racing có th nh hư ng ñ n ho t ñ ng c a b nh . thư ng ñư c s d ng trong th c t . T vi c ti p nh n các yêu c u c a Dung lư ng b nh còn th p. khách hàng ñ n vi c phân tích, thi t k ki n trúc t ng quan c a m t Hư ng phát tri n ñ tài: b nh . Sau ñó, d a vào ki n trúc t ng quan ñó, ngư i thi t k ti n Đ kh c ph c nh ng h n ch trên thì hư ng phát tri n c a ñ hành ñi vào thi t k chi ti t cho t ng kh i, t ng m ch c th c a b tài là: nh . Công ño n cu i cùng c a quy trình là ti n hành ki m tra các Xây d ng mô hình ñư ng t i h n (critical path) và dùng ho t ñ ng c a thi t k có th a mãn ñư c các yêu c u c a khách hàng ph n m m mô ph ng HSPICE ñ ño timing và t c ñ c a b nh . hay chưa? Quy trình thi t k ñư c hoàn thành khi t t c các yêu c u Thi t l p quá trình mô ph ng và ki m tra ho t ñ ng c a c a khách hàng ñã ñư c th a mãn. b nh trong các trư ng h p Racing ñ tránh nh ng trư ng h p gây Gi i thi u bài toán thi t k b nh nhúng ROM ra l i. 512x4x16 l p trình b ng ACTIVE và CONTACT. Th c hi n mô ph ng nhi u l n ñ tìm ra ñư c nh ng giá V ph n thi t k : tr t i ưu cho thi t k . Ti n hành ñi vào thi t k b nh ROM 512x4x16, phân Ngoài công ngh 45nm, hi n nay còn có công ngh m i tích ch c năng, v sơ ñ m ch nguyên lý cho t ng kh i cơ b n c a là 28nm. Do ñó m t hư ng phát tri n n a c a ñ tài là thi t k b nh b nh . B trí, s p x p các kh i ch c năng nh ng v trí thích h p, này s d ng công ngh 28nm. Tuy nhiên lưu ý r ng, khi công ngh ñ m b o tính cân ñ i c a b nh . càng gi m (t c chi u dài kênh d n gi m xu ng) thì nh hư ng c a Ti n hành ki m tra ch c năng c a thi t k v i vi c xây dòng rò là r t l n (vì dòng rò t l ngh ch v i chi u dài kênh d n). d ng các b vector ñ u vào ñ ki m tra, ch y u là ki m tra ho t