Thiết kế mạch số dùng HDL-Chương 1: Phương pháp luận thiết kế vi mạch số

dce

2009

Thiết kế mạch số dùng HDL

Chương 1: Phương pháp luận thiết kế vi mạch số

Nội dung chính

• Phương pháp luận thiết kế • Tham số công nghệ vi mạch

i

9 0 0 2 g n i r e e n g n E r e t u p m o C

2 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Nội dung chính

• Phương pháp luận thiết kế • Tham số công nghệ vi mạch

i

9 0 0 2 g n i r e e n g n E r e t u p m o C

3 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Các xu hướng thiết kế

• Thiết kế cổ điển (classical design methods)

 Dựa trên giản đồ (schematic)  Paper & pencil

• Thiết kế bằng ngôn ngữ (computer-based

i

languages methods)  Nhanh chóng  Mạch tích hợp hàng triệu cổng

Được sử dụng rộng rãi thiết kế các mạch

phức tạp và kích thước lớn

9 0 0 2 g n i r e e n g n E r e t u p m o C

4 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Định luật Moore

i

9 0 0 2 g n i r e e n g n E r e t u p m o C

5 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Ngôn ngữ đặc tả phần cứng (HDL)

• Định nghĩa

 Là ngôn ngữ thuộc lớp ngôn ngữ máy tính

(computer language)

i

 Dùng miêu tả cấu trúc và hoạt động một vi mạch  Dùng mô phỏng, kiểm tra hoạt động vi mạch  Biểu diễn hành vi theo thời gian và cấu trúc không

gian của mạch

 Bao gồm những ký hiệu biểu diễn thời gian và sự

đồng thời (time and concurrence)

9 0 0 2 g n i r e e n g n E r e t u p m o C

6 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Ngôn ngữ đặc tả phần cứng (HDL)

• Ưu điểm

 Dễ quản lý những mạch lớn và phức tạp  Uyển chuyển và độc lập với công nghệ  Cho phép tái sử dụng những thiết kế có sẵn  Mạch có thể được tổng hợp tự động từ đặc tả

i

• VerilogTM & VHDL

 Được sử dụng rộng rãi trong công nghiệp  Theo chuẩn IEEE (Institute of Electrical and Electronics

Engineerings)

 Được hỗ trợ bởi các công cụ tổng hợp ASIC (appilcation- specific integrated circuits) và FPGA (field-programmable gate arrays)

9 0 0 2 g n i r e e n g n E r e t u p m o C

7 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Phương pháp luận thiết kế

i

Lưu đồ thiết kế ASICs bằng HDL

9 0 0 2 g n i r e e n g n E r e t u p m o C

8 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Thiết kế ý niệm (Design Specification)

i

• Đặc tả chi tiết  Chức năng  Thời gian  Năng lương tiêu hao  …

• Biểu diễn

 Đồ thị trạng thái (state transation graph)  Máy trạng thái (algorithmic-state machine)  Ngôn ngữ cấp cao: SystemC, SuperLog…  …

9 0 0 2 g n i r e e n g n E r e t u p m o C

9 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Thiết kế phân hoạch (Design Partition)

• Mạch lớn được phân chia thành các mạch nhỏ hơn • Mỗi mạch nhỏ này được

đặc tả bằng HDL

i

• Mỗi mạch nhỏ có thể

được tổng hợp trong thời gian chấp nhận được  Phương pháp thiết kế từ trên xuống (top-down design/ hierarchical design)

9 0 0 2 g n i r e e n g n E r e t u p m o C

10

Phân chia mạch cộng 4 bits ©2009, Pham Quoc Cuong

Advanced Digital Design with the Verilog HDL – chapter 1

Design Entry

i

• Đặc tả thiết kế theo một dạng chuẩn • Ngày nay dùng HDL • Mô hình hành vi (behavioral modeling)  Được sử dụng nhiều trong công nghiệp  Cho phép thiết kế những chip lớn  Chỉ ra mạch sẽ thực hiện chức năng gì  Không cần chỉ ra xây dựng phần cứng như thế nào

• Các bước thiết kế dùng mô hình hành vi

 Tạo hành vi nguyên mẫu cho thiết kế  Kiểm tra chức năng  Sửng dụng những công cụ tổng hợp tối ưu và ánh xạ thiết

kế vào một công nghệ

9 0 0 2 g n i r e e n g n E r e t u p m o C

11 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Mô phỏng và kiểm tra chức năng (Simulation & Function verification) • Quay về bước 3 nếu

phát hiện lỗi

• 3 bước tiến hành kiểm

Test plan --------- ---------

i

tra  Lập kế hoạch kiểm tra:

chức năng nào cần kiểm tra và kiểm tra thế nào?

testbench

Kiểm tra tích hợp các module

 Thiết kế mẫu kiểm tra

(testbench)

 Thực hiện kiểm tra

testbench

testbench

testbench

Các module riêng lẻ

9 0 0 2 g n i r e e n g n E r e t u p m o C

12 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Thiết kế tích hợp và kiểm tra (Design integration and Verification) • Các mạch nhỏ được tích hợp lại và kiểm tra

chức năng

i

• Cần có các testbench riêng kiểm tra chức năng ngõ nhập-xuất, hoạt động của bus… • Đây là bước quyết định và phải được thực

hiện hoàn hảo để đảm bảo tính đúng đắn của quá trình tổng hợp

9 0 0 2 g n i r e e n g n E r e t u p m o C

13 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Presynthesis Sign-off

• Bảo đảm tất cả các chức năng được thể hiện

trong testbench

i

• Bảo đảm những khác biệt giữa các chức năng biểu diễn bằng mô hình hành vi và thiết kế được giải quyết hoàn toàn

• Sign-off được thực hiện sau khi tất cả các lỗi

chức năng được giải quyết xong

9 0 0 2 g n i r e e n g n E r e t u p m o C

14 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Tổng hợp mức cổng và ánh xạ công nghệ (Gate-level synthesis and Technology mapping) • Sử dụng công cụ tổng hợp để tạo ra biểu diễn luận lý tối ưu và hiện thực theo một công nghệ hiện có

i

• Công cụ tối ưu loại bỏ những dư thừa và giảm diện tích mạch logic cần dùng để hiện thực

• Kết quả sẽ được ánh xạ vào một FPGA

 Netlist  Cơ sở dữ liệu

9 0 0 2 g n i r e e n g n E r e t u p m o C

15 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Thiết kế sau tổng hợp (Post-synthesis design validation) • Bộ so sánh được thực hiện bằng phần mềm hoặc

bằng đồ họa

• Tìm hiểu và giải quyết sự khác biệt một cách cẩn

thận

i

9 0 0 2 g n i r e e n g n E r e t u p m o C

16 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Kiểm tra thời gian sau tổng hợp (Post-synthesis timing verification) • Thời gian trên mạch phải phù hợp với thiết kế

trên những đường then chốt (critical path) • Bước này được lặp lại sau bước loại bỏ điện dung không mong muốn (parasitic extraction)

i

• Thực hiện tổng hợp lại nếu thời gian không

phù hợp thiết kế  Thay đổi kích thước transitor  Thay đổi kiến trúc mạch  Thay đổi công nghệ

9 0 0 2 g n i r e e n g n E r e t u p m o C

17 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Kiểm tra sản phẩm và mô phỏng lỗi (Test generation and fault simulation) • Sau khi chế tạo, mạch tích hợp phải được

kiểm tra tính đúng đắn (lỗi sản xuất - không phải lỗi thiết kế)

i

• Có thể dùng lại những mẫu kiểm tra mô hình hành vi để kiểm tra sản phẩm sau khi chế tạo

• Mô phỏng lỗi là quyết định một tập hợp các

mẫu dùng để kiểm tra có phát hiện ra lỗi hay không Sử dụng phần mềm tạo thêm các mẫu thử

9 0 0 2 g n i r e e n g n E r e t u p m o C

18 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Sắp đặt và nối dây (placement and routing)

• Sắp xếp các linh kiện

(cell) lên một vùng giới hạn và kết nối các đường tín hiệu giữa chúng

i

• Chèn tín hiệu clock vào mạch sao cho không xảy ra lệch xung clock (clock skew)

9 0 0 2 g n i r e e n g n E r e t u p m o C

19 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Kiểm tra thiết kế vật lý và điện (Physical and electrical design rule checks) • Layout vậy lý của thiết kế phải được kiểm tra

i

các ràng buộc  Độ dày vật liệu (material width)  Chồng lấp (overlap)  Tách biệt (separation)

• Kiểm tra điện  Fan-out  Các tín hiệu không trộn lẫn với nhau

(compromise)

• Nhiễu • Tiêu hao năng lượng

9 0 0 2 g n i r e e n g n E r e t u p m o C

20 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Loại bỏ ký sinh (Parasitic extraction)

• Điện dung ký sinh (parasitic capaciance)

 Không có trong thiết kế  Ảnh hưởng xấu đến hoạt động của mạch  Làm giảm băng thông

i

• Sử dụng phần mềm để tạo ra các kiểm tra chính xác về các đặc tính điện và thời gian (electrical characteristics and timing performance)

9 0 0 2 g n i r e e n g n E r e t u p m o C

21 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Design sign-off

• Các ràng buộc được thỏa mãn • Đặc tả bao gồm hình dạng hình học cho quá

trình sản xuất

• Các tài nguyên được mở rộng để chip sản

i

xuất ra thỏa mãn thiết kế về hiệu suất và chức năng

9 0 0 2 g n i r e e n g n E r e t u p m o C

22 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Nội dung chính

• Phương pháp luận thiết kế • Tham số công nghệ vi mạch

i

9 0 0 2 g n i r e e n g n E r e t u p m o C

23 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1

Tham số công nghệ

e p y t o

t

o r p

o

t

e m

Full-custom IC

i t ,

i

Standard Cells

e z i t r o m a

o

t

FPGAs, Gate arrays

l

PLDs

e m u o v t

e k r a M

Non-recurring engineering cost, process complexity, density, speed

9 0 0 2 g n i r e e n g n E r e t u p m o C

24 ©2009, Pham Quoc Cuong Advanced Digital Design with the Verilog HDL – chapter 1