Bài giảng Thiết kế logic số (VLSI design) chương 2.2 trình bày các nội dung sau đây: Kiến trúc kiểu cấu trúc, mô phỏng trên ModelSim, đối tượng dữ liệu, kiểu dữ liệu. Mời các bạn cùng tham khảo.
AMBIENT/
Chủ đề:
Nội dung Text: Bài giảng Thiết kế logic số (VLSI design): Chương 2.2 - Trịnh Quang Kiên
- Thiết kế logic số
(VLSI design)
Bộ môn KT Xung, số, VXL
quangkien82@gmail.com
https://sites.google.com/site/bmvixuly/thiet-ke-
logic-so
08/2012
- Mục đích, nội dung
•
Nội dung: Kiến trúc kiểu cấu trúc, Mô
phỏng trên ModelSim, Đối tượng dữ liệu,
kiểu dữ liệu
•
Thời lượng: 3 tiết bài giảng
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 2/15
- Adder 4 bit
A B Cin
4 4
Cout
Σ
4
Sum
b3 a3 b2 a2 b1 a1 b0 a0
C(2) C(1) C(0) CI
FULL_ADDER FULL_ADDER FULL_ADDER FULL_ADDER
CO S3 S2 S1 S0
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 3/15
- Configuration
Một thực thể có bao nhiêu kiến trúc ?
Kiến trúc nào được biên dịch vào thư viện Work?
Kiến trúc nào sẽ được mô phỏng bằng lệnh Vsim?
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 4/15
- Configuration
Dataflow
ADDER4 = 4 Full_adder
Behavioral
?
configuration behav of adder4 is
for structure -- one of architecture
for all: full_adder
use entity work.full_adder(behavioral);
end for;
end for;
end configuration;
-- select architecture
for u0: full_adder use entity work.full_adder(behavioral);
for u1: full_adder use entity work.full_adder(behavioral);
for u2: full_adder use entity work.full_adder(dataflow);
for u3: full_adder use entity work.full_adder(dataflow);
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 5/15
- Object Types Đối tượng dữ liệu
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 6/15
- Object Types
Hằng là những đối tượng dữ liệu dùng khởi tạo để
chứa các giá trị xác định trong quá trình thực hiện.
Hằng có thể được khai báo trong các gói, thực thể,
kiến trúc, chương trình con, các khối và quá trình.
Biến là những đối tượng dữ liệu dùng để chứa các kết
quả trung gian, biến chỉ có thể được khai báo bên
trong các quá trình hoặc chương trình con.
Tín hiệu là các đối tượng dữ liệu dùng để kết nối
giữa các quá trình (khối logic) hoặc để đồng bộ
các quá trình
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 7/15
- Data types
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 8/15
- Data types
STD_LOGIC_11
Name 64
Value Driver Strength
‘U’ Unsolved -
'X' X Strong
'0' 0 Strong
'1' 1 Strong
'Z' High -
impedance
'W' X Weak
'L' 0 Weak
'H' 1 Weak
'-' Don’t care -
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 9/15
- Trắc nghiệm
Câu 1: Kiểu dữ liệu tiền định nghĩa nào được xem
là kiểu dữ liệu cơ bản nhất trong VHDL
A. Kiểu BIT và NUMERIC
B. Kiểu BIT
C. Kiểu STD_LOGIC
D. Kiểu NUMERIC và STD_LOGIC
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 10/15
- Trắc nghiệm
Câu 2: Phát biểu sau nào sau đây không chính xác:
A. Biến là đối tượng dữ liệu dùng để lưu trữ các giá trị
trung gian trong quá trình tính toán.
B. Biến thường không tương ứng với một thực thể vật lý
nào trong vi mạch mô tả.
C. Hằng số là đối tượng dữ liệu dùng để lưu trữ các giá
trị không đổi trong chương trình
D. Giá trị của một tín hiệu được xác định từ nhiều điều
kiện logic độc lập với nhau..
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 11/15
- Trắc nghiệm
Câu 3: Mục đích của khai báo cấu hình là:
A. Quy định về sử dụng kiến trúc cụ thể của các thiết kế
B. Quy định về cấu hình các cổng vào ra của một thiết
kế.
C. Thiết lập các tham số tĩnh cho thiết kế
D. Cấu hình cho các dữ liệu vào ra của một thiết kế.
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 12/15
- Trắc nghiệm
Câu 4: Mục đích của việc sử dụng các giá trị 9 mức
logic của kiểu dữ liệu STD_LOGIC
A. Đảm bảo mô tả đầy đủ các trạng thái vật lý của mạch số
B. Đảm bảo có thể mô phỏng được chính xác chức năng
của vi mạch số.
C. Đảm bảo mô tả đầy đủ các dạng tín hiệu thật trong mạch
và phục vụ mục đích mô phỏng kiểm tra
D. Phục vụ yêu cầu mở rộng cho đặc tính của vi mạch tích
hợp số so với các mạch thông thường
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 13/15
- Tìm lỗi sai ở đoạn code sau
entity logic_expample is
port(
A : in std_ulogic_vector(8 downto 0);
U : out std_ulogic_vector(8 downto 0)
);
end logic_expample;
-----------------------------------------
architecture dataflow of logicexpample is
Begin
A
- Viết mô tả thực thể cho khối thiêt kế sau
A(N-bit) B(N-bit ) Cin
Cout
Σ
Sum (N-bit)
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 15/15
Thêm vào BST
Báo xấu
Download
Vui lòng tải xuống để xem tài liệu đầy đủ
