BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
ĐINH THỊ KIM PHƯỢNG
GIẢI PHÁP CHUYỂN ĐỔI DẤU PHẨY TĨNH
VÀ HIỆU CHỈNH SAI LỆCH TRONG TI-ADC
CHO KHỐI THU BĂNG RỘNG
Ngành: Kỹ thuật điện tử
Mã số: 9520203
TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ
HÀ NỘI - 2022
Công trình này được hoàn thành tại
Trường Đại học Bách khoa Hà Nội
Tập thể hướng dẫn khoa học:
PGS.TS.Nguyễn Đức Minh
TS. Phạm Hải Đăng
Phản biện 1:
Phản biện 2:
Phản biện 3:
Luận án được bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp trường
họp tại Trường Đại học Bách khoa Hà Nội
vào hồi . . . giờ, ngày . . . tháng . . . năm . . .
Có thể tìm hiểu luận án tại:
1. Thư viện Tạ Quang Bửu, Trường ĐHBK Hà Nội
2. Thư viện Quốc gia Việt Nam
MỞ ĐẦU
1. Tính cấp thiết của luận án
Trong các bộ thu phát tiên tiến sử dụng kỹ thuật vô tuyến định nghĩa
bằng phần mềm (Software Defined Radio), các khối chức năng như bộ trộn
tần, bộ điều chế/giải điều chế cao tần được số hóa và triển khai bằng các
bộ xử lý tín hiệu số, các vi mạch số chuyên dụng hoặc bằng FPGA. Điều
này cho phép các giải pháp thu phát trở nên mềm dẻo dễ dàng đáp ứng
các cấu hình phức tạp trong các tiêu chuẩn truyền thông hiện đại tốc độ
cao như 4G, 5G, WLAN 802.11ac, ax, ah, ...
Hai vấn đề quan trọng của việc số hóa các bộ thu phát đó là:
- Tối ưu hóa tốc độ của bộ chuyển đổi tương tự số gần antenna ngay
sau bộ khuếch đại tạp âm thấp để biến đổi tín hiệu cao tần tương tự thành
tín hiệu số trước khi xử lý.
- Triển khai hiệu quả về mặt tốc độ và tài nguyên phần cứng các thuật
toán xử lý tín hiệu số.
Với vấn đề thứ nhất: theo định lý Nyquist, các bộ chuyển đổi tương tự
số (ADC) cần hoạt động ở tần số lấy mẫu ít nhất là gấp đôi tần số cao nhất
của tín hiệu tương tự, nếu sử dụng một ADC đáp ứng được tín hiệu vào
tần số cao sẽ tiêu thụ năng lượng lớn [22, 35, 47]. Giải pháp là sử dụng các
bộ ADC xen kẽ thời gian (Time-Interleaved ADC – TI-ADC). Bộ TI-ADC
gồm Mbộ ADC thành phần (sub-ADC), các bộ sub-ADC hoạt động ở tần
số fs
Mvà lần lượt lệch pha nhau một góc là 2π
M. Cụ thể, các sub-ADC hoạt
động ở tần số thấp hơn, lần lượt lấy mẫu tín hiệu tương tự cách nhau một
khoảng thời gian là Ts[114]. Các mẫu của các ADC thành phần được ghép
với nhau để tạo ra tín hiệu số tại đầu ra tương đương như bộ ADC được
lấy mẫu tại tần số fs. Giải pháp TI-ADC cho phép tạo ra các bộ biến đổi
1
tương tự số tốc độ cao (tần số lấy mẫu tới hàng GHz), tiết kiệm năng lượng
[87]. Kỹ thuật lấy mẫu xen kẽ thời gian là giải pháp tối ưu để cân bằng tốc
độ và công suất tiêu thụ. Tuy nhiên vấn đề lớn trong các bộ TI-ADC là sự
sai lệch (về hệ số khuếch đại- gain, độ lệch offset - DC offset, lệch thời gian
lấy mẫu- timing skew và băng thông - bandwidth) do các dung sai trong
quy trình chế tạo, sự thay đổi điện áp cung cấp và nhiệt độ. Các sai lệch
giữa các kênh ADC tạo ra các tín hiệu lỗi xuất hiện tại phổ tần đầu ra và
giảm đáng kể hiệu năng của TI-ADC.
Nhiều nghiên cứu tập trung chính vào thuật toán hiệu chỉnh lệch offset
và hệ số khuếch đại như trong [11, 51] và lệch thời gian lấy mẫu như trong
[61, 64]. Nhưng trên thực tế, ảnh hưởng chính đến hiệu năng của TI-ADC
là lệch hệ số khuếch đại và thời gian lấy mẫu, đặc biệt là lệch thời gian
lấy mẫu của các sub-ADC khi TI-ADC làm việc ở tần số cao. Cũng đã có
những nghiên cứu sử dụng kỹ thuật hiệu chỉnh tín hiệu hỗn hợp (mixed-
signal) và/hoặc tương tự (analog) [101, 123] để hiệu chỉnh các sai lệch trong
TI-ADC một cách có hiệu quả. Tuy nhiên các kỹ thuật như vậy cần sử dụng
thêm một mạch tương tự, đòi hỏi thời gian thiết kế dài hơn. Ngoài ra, hiệu
chỉnh lệch hệ số khuếch đại, lệch thời gian lấy mẫu dựa trên tập bộ lọc
HPF hoặc dựa vào tín hiệu ngẫu nhiên Pseudo cũng đã xuất hiện trong
một số nghiên cứu. Tuy nhiên các kỹ thuật này gây tốn nhiều chi phí phần
cứng.
Gần đây, để đạt được tính linh hoạt và khả năng cấu hình lại của thiết
kế máy thu lấy mẫu trực tiếp, thuật toán hiệu chỉnh hoàn toàn trên miền
số đối với sai lệch hệ số khuếch đại, thời gian lấy mẫu là một giải pháp hứa
hẹn vì chúng giúp tận dụng các lợi thế của việc thu nhỏ kích thước linh
kiện bằng công nghệ CMOS và dễ dàng thiết kế hơn cho thế hệ công nghệ
tiếp theo, khắc phục được các vấn đề của thuật toán hiệu chỉnh tương tự
và thuật toán hiệu chỉnh hỗn hợp như đã nghiên cứu trong [65, 73, 109].
Đồng thời, để tích hợp các thuật toán hiệu chỉnh vào lõi ADC, thuật
toán hiệu chỉnh sai lệch cần phải được triển khai trên phần cứng (nền tảng
FPGA) và thiết kế tổng hợp ASIC phải được thực hiện để đánh giá công
suất tiêu thụ và diện tích thiết kế.
Với vấn đề thứ hai: các thuật toán xử lý tín hiệu số thường được phát
triển và mô phỏng kiểm chứng bằng máy tính đa dụng và biểu diễn tín
2
hiệu dưới định dạng dấu phẩy động, đòi hỏi các bộ xử lý số định dạng
dấu phẩy động phức tạp, tiêu thụ năng lượng lớn [56]. Để có thể tối ưu tài
nguyên phần cứng và mức độ tiêu thụ năng lượng của các hệ thống xử lý
tín hiệu số, cần biến đổi định dạng dấu phẩy động của các thuật toán xử lý
tín hiệu số thành định dạng dấu phẩy tĩnh (Floating-point to Fixed-point
Conversion - FFC).
Những năm qua kỹ thuật thực hiện FFC cho các thuật toán xử lý số
phổ biến là các kỹ thuật dựa trên mô phỏng hoặc các kỹ thuật dựa trên
ngôn ngữ ANSI C, System C. Phương pháp dựa trên mô phỏng trong [5]
đã đưa ra áp dụng Matlab kết hợp với công cụ Accelerate FPGA trong [4]
để chuyển đổi dấu phẩy động thành dấu phẩy tĩnh và thực thi trên phần
cứng. Bằng công cụ này, mã nguồn mô tả phần cứng (Hardware Description
Languages - HDL) có thể tạo ra tự động từ thuật toán DSP xây dựng trên
Matlab. Đối với các kỹ thuật dựa trên ngôn ngữ, phương pháp chuyển đổi
dấu phẩy tĩnh dựa trên ngôn ngữ System C cho hệ thống xử lý số VLSI
đã được đề xuất trong [97, 98]. Bên cạnh đó, một số nghiên cứu khác đã
thực hiện tối ưu hóa tốc độ FFC bằng các kỹ thuật như thuật toán EO
(Evolutionary Optimise) [90].
Tuy nhiên những kỹ thuật này chưa đề cập tới các hệ thống phức tạp
có hồi tiếp như hệ thống hiệu chỉnh sai lệch của TI-ADC và thời gian thực
hiện chuyển đổi kéo dài do số lượng các khối trong hệ thống lớn.
Rõ ràng việc ứng dụng thuật toán hiệu chỉnh đồng thời lệch hệ số khuếch
đại và thời gian lấy mẫu với số lượng các sub-ADC tùy ý của TI-ADC và
thực hiện trên phần cứng nhờ đẩy nhanh quá trình FFC là những thách
thức trong lĩnh vực này.
2. Những vấn đề còn tồn tại
Các phân tích trong vấn đề phát triển giải pháp thiết kế, triển khai phần
cứng cho các thuật toán xử lý tín hiệu số chỉ ra các tồn tại cụ thể như sau:
•Với các thiết kế TI-ADC trong các thiết bị băng rộng, cần phải hiệu
chỉnh các sai lệch như lệch offset, hệ số khuếch đại, thời gian lấy mẫu
và băng thông nhằm cải thiện hiệu năng của TI-ADC, đồng thời đảm
bảo tối ưu tài nguyên phần cứng khi triển khai, diện tích mạch và
công suất tiêu thụ nhỏ.
3
