55
Ý tƣởng
Thiết kế kiến trúc
Thiết kế logic
Thiết kế vật lý
Sản xuất
Chíp
CHƯƠNG 5: CÔNG NGHỆ VI MẠCH TÍCH HỢP
Sau khi tìm hiểu vể ý nghĩa mạch tích hợp cung như cấu trúc các linh kiện tích hợp ở
những chương trước, chương này sẽ phân tích cụ thể công nghệ tích hợp ngày nay đang
dung như Bipolar, CMOS và BiCMOS. Đồng thời phân tích cụ thể hơn các bước tạo thành
một IC từ ý tưởng ban đầu đến khi hình thành một chip sử dụng thực tế bên ngoài.
5.1
Các bước thiết kế và chế tạo một IC.
5.1.1
Thiết kế hệ thống ( System design)
Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trường dự án. Người thiết kế
phải lý giải 100% hệ thống sắp sếp thiết kế. Người thiết kế cần phải hiểu rõ nguyên lý
hoạt động của toàn bộ hệ thống, các đặc điểm của công nghệ vi mạch, tốc độ xử lý mức
tiêu thụ năng lượng cách bố trí các pins, các lược đồ khối, các điều kiện vật lý nư kích
thước, nhiệt độ, điện áp.
Tất cả các bươc thiết kế trong system design đều được diễn ra mà không có sự hỗ trợ đặc
biệt nào tử các công cụ chuyên dụng.
Sau khi cơ bản thiết kế yêu cầu của hệ thống, tương tự dự án sẽ chia nhỏ công việc ra cho
tương ứng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận nào đó trong hệ thống, ví dụ
đồi CPU, đội bus peripheral, đội phần mềm, đội test.
56
5.1.2
Thiết kế chức năng ( Funtion design)
Phân này là bước kế tiếp của System design, ví dụ cho đội CPU
Team leader sẽ là người quyết định spee, chi tiết của CPU dựa trên yêu cầu hệ thống từ
trường dự án. Các cuộc design review, thảo luận như vậy, mối một spee, khá chi tiết cho
CPU sẽ được hoàn thiện dưới dạng document ( word, pdf) với hàng trăm lược đồ khối (
block diagram) biểu đồ thời gian ( timing chart) các loại bang biểu.
Tea, leader chịu trách nhiệm chia nhỏ công việc cho từng thành viên trong đội
VD một người đảm nhận ALU, một nười đảm nhận phần Decoder.
Tới lượt mình từng thành viên sẽ sử dụng các công cụ chuyên dụng để thiết kế bộ phận (
modun) mình đảm nhận. Trào lưu hiện nay là dung ngôn ngữ thiết kế phần cứng (
Verilog – HDL, VHDL, System – C….) để hiện thực hóa các chức năng logic, người ta
gọi mức thiết kế này là thiết kế mức RTL ( Register Transfer Level). Thiết kế mức RTL
nghĩa là không cần quan tâm đến cấu tạo chi tiết của mạch điện mà chú trọng và chức
năng của mạch dựa trên kết quả tính toán cũng như suy luân chuyển dữ liệu giữa các
register. ( flip – flop)
Thông thường các file text như trên được gọi là các file RTL ( trường hợp viết bằng ngôn ngữ
Verilog hoặc VHDL)
Để kiểm tra tính đúng đắn của mạch điện, người ta dung một công cụ mô phỏng ví dụ
như NC – Verilog ( Native Code Verilog ) hay NC – VJDL cảu hang Cadence ModeSim
của hang Mentor Graphics. Quá trình debug sẽ được lặp đi lặp lại trên máy tính cho tới
khi thiết kế thỏa mãn yêu cầu từ team leader. Thành quả của thành viên là các file RTL
Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các module với nhau thành một
module lớn, đó chính là RTL cho cả CPU. Tới lượt mình team leader sẽ dung simulator
để mô phỏng và kiểm tra tính đúng đắn của CPU, nếu có vấn đề thì sẽ feedback lại cho
thành viên yêu cầu họ sửa.
Sauk hi đã được test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộp cho trường dự án.
Tương tụ đối với các module khác: bus, peripherals...
Các Module trên lại được tiếp tục ghép với nhau để cấu thành nên một SoC hoàn chỉnh
bao gồm CPU, system bus, peripherals. SoC này là thành quả của phần Funtion degign.
5.3 Tổng hợp – Sắp đặt linh kiện – vẽ dây kết nối ( Synthesis – Place – Route)
Đây là các bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thấp hơn. Các chức
năng mức trừu tượng cao ( RTL) đẽ được hoán ( synthesize) đổi thành các hệ logic (
NOT, NAND, NOR, MUX...) Các tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ
như Design Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của hãng
57
Xinlinx. Kết quả hoán đổi sẽ khác nhau tùy theo synthesis tool và thư viện. Thư viện ở
đây là bộ các linh kiện và macro được cung cấp bởi thư viện riêng. Hãng Xilinx cũng có
thư viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãng nào sẽ sản xuất
chip sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMC của Đài Loan sản xuất, vậy sẽ
chọn thư viện của TSMC.
Kết quả của các bước này Synthesis này là các net – list cấu trúc theo một tiêu chuẩn nào
đó, thường là EDIF ( Electronic Design Interchage Format)
Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ thượng lưu.
5.1.4
Thiết kế phân lớp ( layout design)
Phân này là khởi đầu cho thiết kế mức “ hạ lưu”, thường được dảm nhiệm bời chuyên gia
trong các hang sản xuất bán dẫn. Họ sử dụng các công cụ CAD để chuyển net-list sang
kiển data cho layout. Netlist sẽ trở thành bản vẽ cách bố trí các transistor, capacitor,
resistor… Ở đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. VD chip dùng
công nghệ 65nm thì phải dùng các kích thước là bội số của 65nm,
5.1.5
Thiết kế các mặt nạ ( Mask pattern design)
Bước tiếp của layout design là mask pattern. Phần này thực ra giống hệt với artwork
trong thiết kế bản in. Các bộ mask ( cho các bước ản xuất khác nhau) sẽ được tạo ra dưới
dạng data đăc biệt. Mask sẽ được gửi tới các nhà sản xuất mask để nhạn về một mask kim
loại phục vụ cho công việc sản xuất tiếp theo.
5.1.6
Sản xuất mask
Có thể xem mask là cái khuôn để đúc vi mạch lên tấm silicon. Công nghệ sản xuất mask
hiện đại chủ yếu dùng tia điện tử ( EB – Electronic Beam). Các điện tử với năng lượng
lớn ( vài chục keV ) sẽ được vuốt thành chum và được chiếu vào lớp film Crom đổ lên bề
mặt tấm thủy tinh. Phần Cr không bị che bởi mask ( artwork) sẽ bị phá hủy, kết quả là
phần Cr không bị chum electron chiếu vào sẽ trở thành mask thực sự. Một chip cần
khoảng 20 đến 30 mask. Giá thành các tấm mask này cực kỳ dắt đỏ cỡ vài triệu USD.
5.1.7
Chuẩn bị wafer
Đây là bước tinh chế cát ( SiO2) thành Silic nguyên chất ( 99,99999999%) Silic nguyên
chất ẽ được pha them tạp chất là các nguyên tố nhóm 3 hoặc nhóm 5 ví dụ pha B sẽ được
wafer loại P, pha P sẽ ra wafer loại n. Silicon sẽ được cắt thành các tấm tròn đường kính
200mm hoặc 300mm với bề dày cỡ 750µm. Có các công ty chuyên sản xuất silicon wafer
chẳng hạn Shin Etsu là công ty cung cấp khoảng 40% silicon wafer cho thị trường bán
dẫn Nhật Bản. Giá trị một tấm wafer 200mm khoảng 20 USD.
58
Wafer là một miếng silicon mỏng chừng 30 mil (0.76 mm) được cắt ra từ thanh silicon
hình trụ. Thiết bị này được sử dụng với tư cách là vật liệu nền để sản xuất vi mạch tích
hợp (người ta ; lên trên đó những vật liệu khác nhau để tạo ra những vi mạch với những
đặc tính khác nhau. Vật liệu đó thường là các hợp kim như: GaSb, GaAs, GaP ). Đa số,
các vi mạch hiện nay đều được sản xuất bằng cách cấy wafer khác nhau để tạo ra những
vi mạch với những đặc tính khác nhau, phụ thuộc vào môi trường ứng dụng của vi mạch
mà lựa chọn các wafer phù hợp
Các wafer có kích thước trung bình từ 25,4mm (1 inch) ; 200mm (7.9 inch). Với sự phát
triển của ngành công nghệ vi mạch hiện nay, các hãng sản xuất vi mạch nổi tiếng trên thế
giới như Intel, TSMC hay Samsung đã nâng kích thước của wafer lên 300mm (12 inch),
thậm chí lên 450mm (18 inch). Việc kích thước wafer được tăng lên đã làm cho giá thành
của một vi mạch trở nên rất rẻ. Như vậy, trong quá trình sản xuất, nếu sản xuất được wafer
càng lớn thì chi phí sản xuất sẽ giảm (do tiết kiệm được vật liệu sản xuất).
5.1.8
Quá trình xử lý wafer
Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room). Sau đây là một số
processes trong clean room:
59
- Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch hóa học. Ví dụ APM
(hỗn hợp NH4OH/H2O2/H2O) dùng để làm sạch các particle như bụi trong không khí,
bụi từ người bay ra; HPM (hỗn hợp HCl/H2O2/H2O) dùng làm sạch các tạp chất và kim
loại hiếm (Cu, Au, Pt...); HPM (hỗn hợp H2SO4/H2O2) làm sạch các tạp chất hữu cơ
(resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng để loại bỏ các phần SiO2 không
cần thiết. Từ khóa: RCA, LAL800, ultra clean technology
-
Ô-xi hóa (Oxidation): tạo SiO2 trên bề mặt wafer trong đó lớp SiO2 mỏng cỡ 1 tới 2
nanomet sẽ trở thành gate của transistor. Từ khóa: cấu tạo và nguyên lý hoạt động của
MOSFET, ITRS (International Technology Roadmap for Semiconductor), LOCOS (local
oxidation of silicon), STI (Swallow Trench Isolation)
-
CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt wafer bằng
phương pháp hóa học (SiO2, Si3N4. Poly-Si, WSi2). Ví dụ có thể dùng CVD ở áp suất
thấp trong môi trường SiH4 và H2 để tạo ra lớp poly-Si (Si đa tinh thể) để làm điện cực
cho transistor. Từ khóa: CVD, LPCVD, poly-Silicon, batch process
-
Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao (vài chục tới vài
trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên bề mặt Si nhằm thay đổi nồng độ tạp
chất trong Si. Ví dụ bắn các ion As để tạo ra vùng n+ để làm source và drain cho
MOSFET. Từ khóa: ion implantation, source, drain, dose
-
Cắt (etching): loại bỏ các phần SiO2 không cần thiết. Có hai loại: wet-etching dùng axit
HF loãng để hòa tan SiO2; dry-etching dùng plasma để cắt SiO2 khỏi bề mặt Si. Từ khóa:
high-density plasma etching, RIE (Reactive Ion Etching), HF, etching
-
Photolithography: phương pháp xử lý quang học để transfer mask pattern lên bề mặt
wafer. Wafer sẽ được phết một lớp dung dịch gọi là resist, độ dày của lớp này khoảng
0.5um. Ánh sáng sẽ được chiếu lên mask, phần ánh sáng đi qua sẽ làm mềm resist. Sau
khi rửa bằng dung dịch đặc biệt (giống tráng ảnh), phần resist không bị ánh sáng chiếu
vào sẽ tồn tại trên wafer như là mask. (trong trường hợp này resist là loại positive). Từ
khóa: photolithography, EB, photo mask, KrF, ArF, F2, reticle, EUV, stepper, scanner,
OPC (optical proximity correction), PSM (phase shift mask), excimer laser
-
Sputtering: Là phương pháp phủ các nguyên tử kim loại (Al, Cu) lên bề mặt wafer. Ion
Ar+ với năng lượng khoảng 1 keV trong môi trường plasma sẽ bắn phá các target kim loại
(Al, W, Cu), các nguyên tử kim loại sẽ bật ra bám lên bề mặt wafer. Phần bị phủ sẽ trở
thành dây dẫn nối các transistor với nhau. Từ khóa: Multilevel interconnect, via, contact,
low-k, electro migration
-
Annealing: Xử lý nhiệt giúp cho các liên kết chưa hoàn chỉnh của Si (bị damaged bởi
ion implantation etc.) sẽ tạo liên kết với H+. Việc này có tác dụng làm giảm các trap năng
lượng tại bề mặt Si và SiO2.