Bài giảng Thiết kế logic số (VLSI design): Chương 3.4 - Trịnh Quang Kiên

Chia sẻ: Năm Tháng Tĩnh Lặng | Ngày: | Loại File: PPTX | Số trang:21

Thêm vào BST

Báo xấu

41
lượt xem 6
download

Bài giảng Thiết kế logic số (VLSI design): Chương 3.4 - Trịnh Quang Kiên

Mô tả tài liệu

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng Thiết kế logic số (VLSI design): Chương 3.4 trình bày một số nội dung về thiết kế các khối nhớ và máy trạng thái hữu hạn. Ngoài ra, cuối bài giảng cung cấp các bài tập trắc nghiệm để người học có thể nắm bắt được các kiến thức cơ bản của bài giảng.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Thiết kế logic số (VLSI design): Chương 3.4 - Trịnh Quang Kiên

Thiết kế logic số (VLSI design) Bộ môn KT Xung, số, VXL quangkien82@gmail.com https://sites.google.com/site/bmvixuly/thietkelogicso quangkien82@gmail.com11/9/15 08/2012 1/15
Mục đích, nội dung Nội dung: Thiết kế các khối nhớ, máy trạng thái hữu hạn Thời lượng: 3 tiết bài giảng Yêu cầu: Sinh viên có sự chuẩn bị sơ bộ trước nội dụng bài học. quangkien82@gmail.com11/9/15 2/15
ROM CLK CS OE MxN-bit ADDRESS ADDR_deco der DATA_OUT quangkien82@gmail.com11/9/15 3/15
RAM CLK WE CS OE MxN-bit ADDRESS ADDR_deco der DATA_IN DATA_OUT Thành phần gây trễ chủ chốt ? Decoder quangkien82@gmail.com11/9/15 4/15
MEMORY DECODER Nhiệm vụ, trỏ đúng địa chỉ ô nhớ cần truy cập!!! Đặc điểm: Tốc độ tỷ lệ thuận với dung lượng!!! 0 1 Đánh giá tài nguyên và tốc độ decoder cấu trúc RAM 1D ADDR DECODER kích thước 8*8 = 64? M*N Tài nguyên = (M*N)*log2(M*N) = 384cổng Độ trễ = log2(M.N) = 6 levels quangkien82@gmail.com11/9/15 5/15
MEMORY DECODER Đánh giá tài nguyên và tốc độ decoder cấu trúc RAM 2D kích thước 8*8? ADDR DECODER 0 1 N-1 N N+1 2N-1 ADDR DECODER (M-1)*N (M-1)*N+1 M*N-1 Tài nguyên = M*log2(M) + N*log2(N) + M*N = 112 Độ trễ = cổng 1 + Max (log2(N), log2(M) = 4 levels quangkien82@gmail.com11/9/15 6/15
FIFO First In First Out Ứng dụng - Khối đệm truyền nhận - Đồng bộ hóa các miền làm việc với clock khác nhau Ưu điểm so với RAM thông thường? Đơn giản khi sử dụng (không có cổng địa chỉ) Nhược điểm ? Khó thiết kế Không truy cập được dữ liệu ngẫu nhiên quangkien82@gmail.com11/9/15 7/15
FIFO (Based on Dual Port RAM) WRITE DATA_IN FIFO_WRITE CHANELA WP (WP counter ) Dual-port RAM MxN-bit READ DATA_OUT FIFO_READ RP CHANELB (RP counter ) FIFO_STATE (DataCNT ) FIFO_EMPTY FIFO_FULL quangkien82@gmail.com11/9/15 8/15
FIFO OPERATON Reset: RP = 0, WP = 0, dataCNT = 0 WRITE: RP = RP, WP = WP + 1, dataCNT = dataCNT + 1 quangkien82@gmail.com11/9/15 9/15
FIFO OPERATON READ: RP = RP+1, WP = WP, dataCNT = dataCNT 1 quangkien82@gmail.com11/9/15 10/15
FIFO OPERATON READ, WRITE: RP = RP+1, WP = WP +1, dataCNT = dataCNT quangkien82@gmail.com11/9/15 11/15
FIFO OPERATON READ: RP = RP+1, WP = WP dataCNT = dataCNT 1 quangkien82@gmail.com11/9/15 12/15
LIFO – Last In First Out Ứng dụng - Stack 8 7 6 5 4 TOP POINTER 3 2 1 0 quangkien82@gmail.com11/9/15 13/15
FSMUART Giao thức UART IDLE START DATA PARITY STOP IDLE RX Tbraud Bit counter x 0 0 1 2 3 4 5 6 7 8 0 SAMPLE ONEBIT RECEIVING RX Sample counter 13 14 15 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 quangkien82@gmail.com11/9/15 14/15
FSMUART (simple) Mọi mạch dãy đều là một FSM IDLE CNT16 = 8 and RX= 1 CNT_BIT = 8 RX = 0, Rx_Reg = 1 START FRAME RECEIVE DETECTOR DATA CNT16 = 8 and RX= 0 quangkien82@gmail.com11/9/15 15/15
UART structure Khối thiết kế UART SAMPLECOUNTER BIT COUNTER (CNT) (CNT_BIT) CLK CLOCK DIVIDER CLK16 CNT CNT_BIT RESET RESET ENABLE ENABLE RESET FSM (FINITESTATEMACHINE) RX_REG RX_REG Rx RECEIVE_REG SHIFT_ENABLE LOAD DATA REG LEDs quangkien82@gmail.com11/9/15 16/15
Trắc nghiệm Câu 1: Thành phần nào trong khối nhớ gây trễ chủ yếu? A. Các ô nhớ B. Khối giải mã địa chỉ. C. Khối xử lý thông tin điều khiển D. Trễ lớn nhất với thao tác đọc dữ liệu quangkien82@gmail.com
Trắc nghiệm Câu 2: Kiến trúc mảng nhớ dạng 2D, 3D có các ưu điểm là: A. Tăng tốc cho khối giải mã địa chỉ B. Giảm kích thước tổng cho phần giải mã địa chỉ C. Giúp cho các thao tác truy cập sẽ chính xác hơn. D. Giúp cho thao tác đọc dữ liệu không bị xung đột với thao tác ghi dữ liệu. quangkien82@gmail.com
Trắc nghiệm Câu 3: Khối nhớ FIFO được xây dựng trên cơ sở các khối nhớ nào A. Khối ROM B. Khối RAM C. Khối RAM 2D D. Khối Dualport RAM quangkien82@gmail.com
Trắc nghiệm Câu 4: Bản chất của các khối điều khiển trong FIFO là gì? A. Khối trừ và khối dịch B. Khối nhớ (thanh ghi) C. Khối đếm D. Khối dịch các giá trị địa chỉ. Chương III: Thiết kế các khối số thông dụng