Bài giảng Điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FPGA

Chia sẻ: Minh Vũ | Ngày: | Loại File: PDF | Số trang:26

Thêm vào BST

Báo xấu

30
lượt xem 4
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài giảng "Điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FPGA" cung cấp cho người học các kiến thức: Giới thiệu cấu trúc FPGA, giải mã địa chỉ phần cứng, sử dụng quartus/block diagram. Mời các bạn cùng tham khảo.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FPGA

Chương 1 THIẾT KẾ PHẦN CỨNG DÙNG FPGA 1
I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Là mạch tích hợp có khả năng cấu hình lại bởi người thiết kế, thực hiện các hàm logic từ cơ bản đến phức tạp. - FPGA được cấu thành từ các bộ phận: • Các khối logic cơ bản lập trình được (logic block) • Hệ thống mạch liên kết lập trình được • Khối vào/ra (IO Pads) • Phần tử thiết kế sẵn khác như DSP slice, RAM, ROM, nhân vi xử lý.. - Cấu hình FPGA dùng ngôn ngữ mô tả phần cứng HDL (hardware description language), mạch nguyên lý (schematic) 2 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Cấu trúc LE (logic element) của Cyclone IV (Altera) - LUT : look up table 3 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Cấu trúc LAB: (logic array block) • Chứa 16 LE • Tín hiệu điều khiển LAB • Mạch liên kết 4 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Họ Cyclone IV của Altera 5 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) - Cấu trúc đơn giản hơn FPGA và ít khối logic hơn FPGA - Bộ nhớ cấu hình trên EEPROM - Thời gian trễ dễ kiểm soát 6 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) 7 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) The MAX II CPLD has the following features (MAX II Device Handbook): • Low-cost, low-power CPLD • Instant-on, non-volatile architecture • Standby current as low as 25 μA • Provides fast propagation delay and clock-to-output times • Provides four global clocks with two clocks available per logic array block (LAB) • UFM block up to 8 Kbits for non-volatile storage • MultiVolt core enabling external supply voltages to the device of either 3.3V, 2.5V or 1.8V • MultiVolt I/O interface supporting 3.3-V, 2.5-V, 1.8-V, and 1.5-V logic levels 8 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) - Họ MAX II của Altera 9 Trường ĐH Bách Khoa TP.HCM
I. GIỚI THIỆU CẤU TRÚC FPGA 1.3. FPGA của các hãng ALTERA - FPGA XILINX - FPGA • SoC FPGA (FPGA + Cortex • Zynq-7000 (FPGA + Cortex A9 Dual-Core 800Mhz) A9 Dual-Core 800Mhz) • Stratix V, Stratix IV • 7 series FPGAs • Arria V, Arria II • Virtex-6, Virtex-5, Virtex-4 • Cyclone V, Cyclone IV • Spartan-6, Spartan-3A, 3E CPLD CPLD • MAX V, MAX II - CoolRunner II 10 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt (kiến trúc Intel) 2 19 2 19 3 D1 Q1 18 2 18 2 18 3 D0 Q0 18 D2 Q2 4 A1 Y1 16 3 A0 B0 17 4 17 4 D1 Q1 17 D3 Q3 6 A2 Y2 14 4 A1 B1 16 5 16 5 D2 Q2 16 D4 Q4 8 A3 Y3 12 5 A2 B2 15 6 15 6 D3 Q3 15 D5 Q5 11 A4 Y4 9 6 A3 B3 14 7 14 7 D4 Q4 14 D6 Q6 13 A5 Y5 7 7 A4 B4 13 8 13 8 D5 Q5 13 D7 Q7 15 A6 Y6 5 8 A5 B5 12 9 12 9 D6 Q6 12 D8 Q8 17 A7 Y7 3 9 A6 B6 11 D7 Q7 A8 Y8 A7 B7 11 11 CLK 1 1 1 LE 19 1OE 19 DIR 1 OE OE 2OE G 11 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt (kiến trúc Intel) 74574 74573 2 D1 Q1 19 74244 74245 2 19 3 18 2 18 2 18 3 D0 Q0 18 D2 Q2 4 A1 Y1 16 3 A0 B0 17 4 17 4 D1 Q1 17 D3 Q3 6 A2 Y2 14 4 A1 B1 16 5 16 5 D2 Q2 16 D4 Q4 8 A3 Y3 12 5 A2 B2 15 6 15 6 D3 Q3 15 D5 Q5 11 A4 Y4 9 6 A3 B3 14 7 14 7 D4 Q4 14 D6 Q6 13 A5 Y5 7 7 A4 B4 13 8 13 8 D5 Q5 13 D7 Q7 15 A6 Y6 5 8 A5 B5 12 9 12 9 D6 Q6 12 D8 Q8 17 A7 Y7 3 9 A6 B6 11 D7 Q7 A8 Y8 A7 B7 11 11 CLK 1 1 1 LE 19 1OE 19 DIR 1 OE OE 2OE G 12 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt (kiến trúc Intel) - Sơ đồ kết nối quá trình đọc dữ liệu 74LS244 74LS245 2 18 2 18 4 A1 Y1 16 3 A0 B0 17 6 A2 Y2 14 4 A1 B1 16 8 A3 Y3 12 5 A2 B2 15 11 A4 Y4 9 6 A3 B3 14 13 A5 Y5 7 7 A4 B4 13 15 A6 Y6 5 8 A5 B5 12 17 A7 Y7 3 9 A6 B6 11 RD 2 A8 Y8 A7 B7 1 1 RD 2 1 CS 3 19 1OE 1 19 DIR 2OE CS 3 G 13 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt (kiến trúc Intel) - Sơ đồ kết nối quá trình ghi dữ liệu 74LS574 74LS573 2 19 2 19 3 D1 Q1 18 3 D0 Q0 18 4 D2 Q2 17 4 D1 Q1 17 5 D3 Q3 16 5 D2 Q2 16 6 D4 Q4 15 6 D3 Q3 15 7 D5 Q5 14 7 D4 Q4 14 8 D6 Q6 13 8 D5 Q5 13 9 D7 Q7 12 9 D6 Q6 12 WR 2 D8 Q8 WR 2 D7 Q7 1 11 1 11 CS 3 CLK CS 3 1 LE 1 OE OE 14 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt (kiến trúc Intel) * Ví dụ 1: Giải mã dùng IC 74138 - Phần cứng 8 đường địa chỉ A7-A0, U1 8 đường dữ liệu D7-D0. Giải mã các ngoại vi sau: 1 15 2 A Y0 14 • ADC: 4 kênh 8 bit 3 B Y1 13 C Y2 12 • DAC: 2 kênh 8 bit 6 Y3 11 • PWM: 6 kênh 8 bit 4 G1 Y4 10 5 G2A Y5 9 • Encoder: 6 kênh 8 bit G2B Y6 7 Y7 • DI: 2 kênh 8 bit 74LS138 15 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt (kiến trúc Intel) * Các bước thực hiện - Bước 1: Tính số kênh lớn nhất trong 1 module để xá c định số địa chỉ cần giải mã cho các kênh. 6 kênh -> cần 3 đường địa chỉ A[2:0] - Bước 2: Tính số module để xá c định số địa chỉ cần giải mã cho các module. (Không cần gán địa chỉ liên tục cho các module). 5 module -> cần 3 đường địa chỉ A[5:3], hoặc A[6:4], hoặc A[7:5] - Bước 3: Vẽ sơ đồ kết nối module: kết nối địa chỉ giải mã và dữ liệu tới các module, xác định địa chỉ của từng module. - Bước 4: Vẽ sơ đồ kết nối kênh: kết nối địa chỉ và dữ liệu của các kênh trong 1 module. Xác định địa chỉ của từng kênh trong 1 module 16 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt (kiến trúc Intel) - Sơ đồ kết nối module 17 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt (kiến trúc Intel) - Sơ đồ kết nối kênh 18 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt (kiến trúc Intel) * Ví dụ 2: - Phần cứng 8 đường địa chỉ A7-A0, 8 đường dữ liệu D7-D0. Giải mã các ngoại vi sau: U1 • ADC: 16 kênh 8 bit • DAC: 2 kênh 8 bit 1 A Y0 15 2 14 • PWM: 4 kênh 8 bit 3 B Y1 13 C Y2 12 • Encoder: 4 kênh 8 bit 6 Y3 11 • DI: 4 kênh 8 bit 4 G1 Y4 10 5 G2A Y5 9 • DO: 2 kênh 8 bit G2B Y6 7 Y7 • CAP: 6 kênh 8 bit • SPI: 1 kênh 74LS138 • I2C: 1 kênh 19 Trường ĐH Bách Khoa TP.HCM
II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.2. Tín hiệu WR và RD trên 1 chân (kiến trúc Motorola) Giản đồ ghi dữ liệu Giản đồ đọc dữ liệu - Chuyển đổi Giao tiếp RD/WR trên 1 chân -> Giao tiếp RD, WR trên 2 chân riêng biệt? 20 Trường ĐH Bách Khoa TP.HCM