Thi t k logic s ế ế ố
(VLSI design)
B môn KT Xung, s , VXLộ ố
quangkien82@gmail.com
https://sites.google.com/site/bmvixuly/thiet-ke-
logic-so
08/2012
•N i dungộ: Phát bi u đ ng th iể ồ ờ
•Th i l ngờ ượ : 3 ti t bài gi ngế ả
Ch ng II: Ngôn ng VHDL ươ ữ
quangkien82@gmail.com
2/18
M c đích, n i dungụ ộ
VHDL statements
3/18
Ch ng II: Ngôn ng VHDL ươ ữ
quangkien82@gmail.com
Concurrent statements
Đn: Phát bi u đ c th c thi không ph ể ượ ự ụ
thu c vào v trí xu t hi n trong ch ng ộ ị ấ ệ ươ
trình.
V tríị:
Tr c ti p trong mô t ki n trúcự ế ả ế
ng d ngỨ ụ :
Dùng mô t cho m ch d ng c u ả ạ ạ ấ
trúc ho c dataflowặ
Ch ng II: Ngôn ng VHDL ươ ữ
quangkien82@gmail.com 4/18
Concurrent statements
1. PROCESS
2. COMPONENT INSTALLATION
3. GENERATE
4. Concurrent Signal Assignment
5/18
Ch ng II: Ngôn ng VHDL ươ ữ
quangkien82@gmail.com