Bài thuyết trình: Tổng hợp mạch trên Design Compiler

Chia sẻ: Lekhanh Linh | Ngày: | Loại File: PPTX | Số trang:30

Thêm vào BST

Báo xấu

88
lượt xem 5
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Bài thuyết trình: Tổng hợp mạch trên Design Compiler hướng đến trình bày các vấn đề cơ bản về chu trình tổng hợp mạch số; nhập thiết kế và dữ liệu kỹ thuật; đặt các ràng buộc cho thiết kế; kỹ thuật tổng hợp mạch; khảo sát kết quả. Cùng tìm hiểu và tham khảo nội dung thông tin tài liệu.

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài thuyết trình: Tổng hợp mạch trên Design Compiler

Tổng hợp mạch trên Design Compiler GVHD: TS.Nguyễn Đức Minh SVTH: Lê Khánh Linh Tổng hợp OpenMSP430 1
Contents § Giới thiệu về ASIC § Tổng hợp mạch số bằng phần mềm Design Compiler (Synopsys) § References Tổng hợp OpenMSP430 2
Giới thiệu về ASIC[1] § Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt là IC: § Các mạch điện chứa các linh kiện bán dẫn (semiconductor) và các linh kiện thụ động (như điện trở) được kết nối với nhau § Kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo trên những phiến silicon. § ASIC: § (Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng. § IC được thiết kế dành cho những ứng dụng cụ thể. § Được sử dụng mọi nơi, VD: vi xử lý điện thoại di động, chip xử lý trong máy móc tự động, phương tiện Tổng h truyền thông, xe cộ, ợp OpenMSP430 3 tàu vũ trụ, các hệ
Giới thiệu về ASIC Tổng hợp OpenMSP430 4
Giới thiệu về ASIC § Phân loại dựa trên công nghệ sản xuất và thiết kế: § ASIC trên cơ sở thư viện phần tử logic chuẩn (standard-cell-based ASIC) § ASIC dựa trên mảng logic (gate-array-based ASIC) § ASIC đặc chế hoàn toàn (full-custom ASIC) § ASIC tiền cấu trúc (structured/platform design) § ASIC dung các thư viện phần tử logic và các phần tử thiết kế sẵn (cell libraries, IP-based design) Tổng hợp OpenMSP430 5
Quy trình thiết kế ASIC Tổng hợp OpenMSP430 6
Tổng hợp mạch số bằng phần mềm Design Compiler (Synopsys) 1. Chu trình tổng hợp mạch số 2. Nhập thiết kế và dữ liệu kỹ thuật 3. Đặt các ràng buộc cho thiết kế 4. Kỹ thuật tổng hợp mạch 5. Khảo sát kết quả Tổng hợp OpenMSP430 7
1. Chu trình tổng hợp mạch số Tổng hợp OpenMSP430 8
2. Nhập thiết kế và dữ liệu kỹ thuật § Nhập thư viện logic § Nhập thiết kế RTL § Nhập dữ liệu vật lý Tổng hợp OpenMSP430 9
2. Nhập thiết kế và dữ liệu kỹ thuật Tổng hợp OpenMSP430 10
Nhập thư viện logic DC gồm 3 thư viện chính: § Thư viện logic (target library): các phần tử logic, được sử dụng để kết nối (mapping) trong quá trình tổng hợp. § Thư viện biểu tượng (symbol library): chứa thông tin có thể nhìn thấy của các phần tử logic (biểu tượng, hình dạng các phần tử logic). § Thư viện kết nối (link library): cổng logic trong thư viện phụ thuộc vào công nghệ. Ngoài ra còn Search path và synthetic library Tổng hợp OpenMSP430 11
3. Đặt các ràng buộc cho thiết kế (Design Constraints) § Design Constraints: yêu cầu mong muốn của thiết kế về tài nguyên và tốc độ. § Lưu ý: những thông số rang buộc phải thực tế. Thông số không thực tế làm cho mạch bị mở rộng, năng lượng tiêu thụ tăng, tốc độ suy giảm. § Phân loại rang buộc: § Ràng buộc các đường nối thanh ghi với thanh ghi § Ràng buộc các đường đầu vào § Ràng buộc các đường đầu ra § Thuộc tính môi trường Tổng hợp OpenMSP430 12
Ràng buộc các đường nối thanh ghi với thanh ghi 1. Chu kì clock (clock period) 2. Thời gian đồng hồ không chính xác (clock uncertainty) 3. Độ trễ đồng hồ (Clock latency) 4. Thời gian đồng hồ quá độ (Clock Transition) Tổng hợp OpenMSP430 13
Ràng buộc các đường nối thanh ghi với thanh ghi- Fundamental of Timing Tổng hợp OpenMSP430 14
Clock § Create_clock –period 2 [get clock] Tổng hợp OpenMSP430 15
Capture clock edge và launch clock edge Tổng hợp OpenMSP430 16
Skew Tổng hợp OpenMSP430 17
Positive skew và negative skew Tổng hợp OpenMSP430 18
Clock uncertainty § Clock uncertainty: độ trễ, sai khác lớn nhất giữa các nhánh trong mạng xung đồng hồ, trong đó clock skew chiếm đa số, ngoài ra còn hiệu ứng xung đồng hồ rung và rìa. § Set_clock_uncertainty –setup 0.14 [get_clocks CLK] Tổng hợp OpenMSP430 19
Clock latency § Clock latency: chênh lệch giữa nguồn xung đồng hồ với mạng xung đồng hồ, bằng tổng thời gian lệch giữa xung đồng hồ gốc đến nguồn xung và qua mạng xung. § Set_clock_latency –source – max 3 [get_clocks CLK] § Set_clock_latency –max 1 [get_clocks CLK] Tổng hợp OpenMSP430 20