CPU Xeon 6000 so do khoi

Chia sẻ: Vu Thanh Tuan | Ngày: | Loại File: DOC | Số trang:8

Thêm vào BST

Báo xấu

127
lượt xem 24
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

H th ng cache trong Xeon 6000 đ c tăng thêm m t m c cache L3 có dung l ệ ố ượ ộ ứ ượng lớn (18MB) và dùng chung cho tất cả các nhân. Mỗi nhân còn sở hữu riêng hai cache L1 (32KB) và L2 (256KB, độ trễ thấp hơn 12 chu kỳ

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: CPU Xeon 6000 so do khoi

CPU Xeon 6000 dựa theo kiến trúc nehalem. Nehalem sẽ là những CPU 45nm dựa trên Vi cấu trúc Intel Core . Bộ nhớ Cache của Nehalem sẽ sử dụng tương tự như sắp xếp Cache đã s ử d ụng nh ư đối với những bộ vi xử lí AMD Phenom , có nghĩa là mỗi lõi s ẽ dùng b ộ nh ớ Cache L2 riêng biệt và bộ nhớ Cache L3 được dùng chung . Mỗi lõi s ẽ có 256KB Cache L2 và b ộ nhớ Cache L3 sẽ là 8MB. Bộ nhớ Cache L1 sẽ tương tự như của Core 2 Duo có nghĩa là tất cả là 64KB trong đó 32KB cho Lệnh và 32KB cho D ữ li ệu .
Sơ đồ khối của kiến trúc nehalem: Sơ đồ khối của các khối thực thi:
FPU:Floating-Point Unit. Khối này chịu trách nhiệm cho vi ệc th ực thi cácbiểu • thức toán học floating-point và cũng cả các chỉ lệnh MMX và SSE.Trong CPU này, các FPU không “hoàn thiện” vì một số kiểu chỉ lệnh(FPmov, FPadd và FPmul) chỉ được thực thi trên các FPU nào đó: o FPadd: Chỉ có FPU này mới có thể xử lý các chỉ lệnh cộng floating-point như ADDPS. o FPmul: Chỉ có FPU này mới có thể xử lý các chỉ lệnh nhân floating-point như MULPS o FPmov:Các chỉ lệnh cho việc nạp hoặc copy một thanh ghi FPU, như MOVAPS (đượcdùng để truyền tải dữ liệu đến thanh ghi SSE 128-bit XMM). Kiểu chỉlệnh này có thể được thực thi trên các FPU, nhưng chỉ trên các FPU thứhai và thứ ba nếu các chỉ lệnh Fpadd hay Fpmul không có trongReservation Station. FP ADD: thực thi một chỉ lệnh SSE có tên gọi PFADD (Packed FP Add) và các • chỉ lệnh COMPARE, SUBTRACT, MIN/MAX và CONVERT. Khối này được cung cấp riêng, chính vì vậy nó có thể bắt đầu việc thực thi một chỉ lệnh giải mã m ới mỗi chu kì clock dù là nó không hoàn tất được sự thực thi của ch ỉ lệnh đã gi ải mã trước. Khối này có một độ trễ 3 chi kì clock, nghĩa là nó s ẽ gi ữ ch ậm 3 chu kì clock đồi với mỗi chỉ lệnh đã được xử lí.
AGU : những lệnh liên quan đến số nguyên và lên quan đến b ộ nh ớ đ ược th ực • hiện ở đây . Store Data: Khối này xử lý các chỉ lệnh yêu cầu dữ liệu được ghi vào bộ nhớ • RAM. Tham khảo: http://www.wattpad.com/150985-ki%E1%BA%BFn-tr%C3%BAc-c %C6%A1-b%E1%BA%A3n-c%E1%BB%A7a-m%C3%A1y-t%C3%ADnh?p=21
Đặc điểm cache:
Hệ thống cache trong Xeon 6000 được tăng thêm một m ức cache L3 có dung l ượng lớn (18MB) và dùng chung cho tất cả các nhân. Mỗi nhân còn s ở h ữu riêng hai cache L1 (32KB) và L2 (256KB, độ trễ thấp hơn 12 chu kỳ và có 8 đ ường liên kết). Bộ nhớ đệm L3 trong vi xử lí xeon 6000 hoạt động với tần s ố đ ộc lập và có h ệ th ống cấp nguồn riêng biệt với các nhân để đảm bảo độ ổn định và giảm xác suất l ỗi. Ưu điểm của thiết kế cache L3 này là giúp việc trao đổi dữ liệu giữa các nhân hiệu quả hơn mà không cần thông qua các cache bên trong c ủa m ỗi nhân. Tuy nhiên, cache L3 cũng có ảnh hưởng đến hoạt động của cache riêng trong m ỗi nhân. Mỗi dòng lệnh trong cache L3 chứa 4 bit đánh d ấu nhân nào có ch ứa b ản sao của dòng lệnh đó trong những cache riêng của mình. Cụ th ể, khi m ột nhân truy v ấn L3 và “thấy” bit đánh dấu mang giá trị 0 thì sẽ “hiểu” là trong cache riêng c ủa nó ch ưa có bản sao dòng lệnh đó, và ngược lại, nếu bit đánh d ấu mang giá tr ị 1 thì có kh ả năng cache riêng của nó đã có bản sao của dòng lệnh đó. H ơn n ữa, giao th ức truy xu ất d ữ liệu trong cache của các nhân cũng có sự chuyển biến thành giao th ức MESIF (Modified, Exclusive, Shared, Invalid and Forward). Sự phối hợp của những bit đánh dấu và MESIF giúp gi ảm b ớt tần suất truy c ập cache của các nhân nên sẽ giải phóng nhiều băng thông h ơn cho nh ững d ữ li ệu th ật s ự c ần thiết trong các cache. Bộ phận điều khiển bộ nhớ và Bus ngoài Để tăng tốc độ giao tiếp với RAM trong bộ VXL được tích hợp một chip đi ều khi ển b ộ nhớ. Chip điều khiển này sẽ chỉ hỗ trợ cho bộ nhớ hiệu năng cao DDR3, cho phép chạy được chế độ bộ nhớ kênh ba (triple channel) thay vì chỉ chạy kênh đôi nh ư hiện nay, có nghĩa là nó truy cập được 03 thanh nhớ trong cùng một lúc (Khi s ử d ụng 03 thanh nhớ DDR3-1333 thì theo lí thuyết băng thông c ủa nó đ ạt đ ược là 31.992 MB/s so với 21.328 MB/s với cấu hình Dual-Channel hiện thời khi s ử dụng cùng ki ểu b ộ nh ớ ). Sau khi “loại bỏ” lượng băng thông dùng cho bộ nhớ, tuyến bus đ ược s ử d ụng tr ước đây để BXL giao tiếp với chipset (giờ có tên là Intel QuickPath Interconnect - Intel QPI) sẽ trở thành tuyến bus “độc quyền” cho công việc trao đổi gi ữa BXL và các thi ết b ị khác trong hệ thống. Intel QPI sẽ gồm hai tuyến truyền nhận d ữ li ệu hoàn toàn riêng biệt với băng thông trên mỗi đường rất cao. Tuy nhiên, việc mở rộng tuyến bus nói trên đã góp phần làm tăng s ố l ượng chân (pin) giao tiếp trên BXL. Do đó, việc sử dụng socket LGA775 v ới 775 chân không còn phù hợp. Vì vậy, trên vi xử lí Xeon 6000 series đều được trang b ị socket FCLGA1567. Chip điều khiển năng lượng Intel lần tích hợp trong vi xử lí một chip điều khi ển năng l ượng PCU (Power Control Unit) để hiện thực công nghệ mới Turbo Boost. Chip PCU này sẽ d ựa trên các cảm ứng được thiết lập tại các nhân xử lý để thực hiện giám sát về nhi ệt đ ộ, đi ện áp trên nhân. Dựa trên các thông tin trên, PCU sẽ thực hi ện ch ức năng chính c ủa nó là chuy ển lượng điện năng không dùng từ các nhân ở trạng thái ngh ỉ sang nh ững nhân đang ho ạt động. Điều đó cũng có nghĩa một nhân đang ho ạt đ ộng v ới t ải công vi ệc l ớn có th ể l ấy phần điện năng không cần thiết từ các nhân đang đ ược “ngh ỉ ng ơi” và góp ph ần “đ ẩy” hiệu năng của mình lên bằng cách ép xung nh ịp lên m ức cao h ơn. Đây là m ột gi ải pháp tốt để tiết kiệm điện năng khi tận dụng được lượng điện năng d ư thừa t ừ các nhân không sử dụng Những cải tiến nâng cao cấu trúc khác
Trong vi kiến trúc Core, Intel đã giới thiệu một tính năng m ới là Macro Fusion có kh ả năng dịch hai lệnh x86 vào thành một vi lệnh để th ực thi trong BXL. Đi ều này giúp c ải thiện đáng kể hiệu suất hoạt động của BXL cũng như giảm bớt điện năng tiêu th ụ. Tuy nhiên, tính năng này chỉ có thể được thực thi với những câu l ệnh x86 so sánh và r ẽ nhánh (lệnh điều kiện). Vi kiến trúc của vi xử lí sẽ cải thiện Macro Fusion theo hai h ướng: tăng s ố l ượng câu lệnh rẽ nhánh hỗ trợ, và sử dụng được cho cả các câu lệnh ở chế độ 64 bit bên c ạnh chế độ 32 bit đã từng được hỗ trợ trên các BXL Core 2 trước đây. Một cải tiến nữa là việc đưa bộ phát hiện dòng lặp ra sau b ộ giải mã. Vì v ậy, thay vì giữ những câu lệnh x86, bộ phát hiện dòng lặp sẽ l ưu gi ữ nh ững câu vi l ệnh sau khi đã được giải mã (lên đến 28 câu vi lệnh). Điều này sẽ giúp cải thi ện kh ả năng x ử lý khi BXL không phải thực hiện lại công việc giải mã những lệnh trong dòng l ặp mà l ấy tr ực tiếp kết quả từ bộ đệm phát hiện dòng lặp. Nhờ vậy, trong BXL nền Nehalem, b ộ ph ận giải mã cũng sẽ được tắt đi trong quá trình xử lý dòng lặp bên cạnh vi ệc cho thành phần đưa lệnh và dự đoán rẽ nhánh “nghỉ ngơi”, giúp ti ết ki ệm đi ện năng thêm m ột b ậ c. Vi xử lí cũng được thêm vào hai bộ đệm phụ TLB (Translation Lookaside Buffer) th ứ hai với 512 điểm nhập (entry) và BTB (Branch Target Buffer) th ứ hai. Nh ư đã bi ết, TLB là một bảng dùng để chuyển đổi từ địa chỉ vật lý sang địa chỉ ảo bằng một mạch b ộ nh ớ ảo. Bộ nhớ ảo là công nghệ giúp BXL giả lập nhiều RAM hơn trên m ột t ập tin nằm ở đĩa cứng để máy tính có thể hoạt động ngay cả khi không đủ RAM (b ạn hẳn còn nh ớ tập tin tráo đổi swap). Trong khi đó, bộ đệm BTB là một mạch c ố gắng d ự đoán b ước tiếp theo của một chương trình, tải vào chương trình nh ững l ệnh mà nó nghĩ là BXL cần để thực thi tiếp theo và nếu... “may” mà nó tải đúng thì BXL sẽ không t ốn th ời gian để tải lệnh này từ bộ nhớ. Bộ đệm BTB thứ hai được bổ sung sẽ cho phép mạch này tải thêm nhiều lệnh hơn nữa, cải thiện hiệu năng của BXL. Áp dụng công nghệ siêu phân luồng (Hyper Threading). Vì có băng thông b ộ nh ớ và dung lượng cache lớn nên dữ liệu được cung cấp cho các nhân r ất nhanh và d ễ dàng để chia vào hai luồng xử lý trên mỗi nhân. Vi xử lí được cung cấp thêm một tập lệnh con SSE4.2 với 7 lệnh g ồm CRC32 (dùng cho việc tính toán thông số checksum dùng trong lưu tr ữ hay m ạng), PCMPESTRI, PCMPESTRM, PCMPISTRI và PCMPISTRM (dùng so sánh chuỗi), PCMPCTQ (so sánh dữ liệu), và POPCNT (thao tác trên bit dữ liệu để đếm s ố l ượng bit đ ược gán lên 1). Ngoài ra vi xử lí còn được bổ sung công nghệ Extended Page Tables (EPT) đ ể tăng hiệu quả giao tiếp của các máy ảo với bộ nhớ bằng giải pháp phần c ứng. Công ngh ệ này sẽ sử dụng bảng TLB (Translation Lookaside Buffer) dung l ượng l ớn đ ể chuy ển đ ổi địa chỉ ảo của các máy ảo sang địa chỉ vật lý của hệ thống. Mỗi đi ểm nhập (entry) trong bảng TLB được thêm một trường ASID (Address Space ID) đ ể xác đ ịnh đ ịa ch ỉ này thuộc về máy ảo nào. Nhờ cách thiết kế này, việc chuyển đổi giữa các máy ảo không cần thiết phải xóa đi các entry trong TLB. Do đó, vi ệc chuy ển đ ổi máy ảo cũng như truy xuất bộ nhớ của các máy ảo trở nên dễ dàng và nhanh chóng h ơn, tăng hi ệu năng hoạt động của các hệ thống máy ảo. Sau đây là cấu hình của Bộ vi xử lí Intel Xeon X6550 - AT80604001797AB: • Microarchitecture: Nehalem
Platform: Boxboro-EX • • Core Stepping D0 (SLBRB) • CPUID 206E6 (SLBRB) • Công nghệ vi xử lí 45nm • Băng thông dữ liệu 64 bit • Số nhân 8 • Cache mức 1 o 8 x 32 KB instruction caches o 8 x 32 KB data caches • Cache mức 2 8 x 256 KB • Cache mức 3 18MB • Đa xử lí Lên đến 2 vi xử lí • Các tính năng o MMX intruction set o SSE o SSE2 o SSE3 o Suppelemental SSE3 o SSE4.1 o SSE4.2 o EM64T technology o Virtualization technology (VT-x and VT-d) o Execute Disable bit (giúp chống lại một số virus và mã độc). o RAS with machine check Architechture recovery (phát hi ện và báo l ỗi phần cứng ) o Hyper-Threading technology ( siêu phân lu ồng) o Turbo Boost Technology • Tính năng tiết kiệm điện Enhanced SpeedStep technology • Điều khiển thiết bị ngoại vi o 2 bộ điều khiển bộ nhớ DDR3 SDRAM tích hợp với 2 kênh đôi m ở r ộng giao tiếp bộ nhớ trên mỗi bộ điều khiển o Quick Path Interconnect (4 tuyến) o Giao tiếp PCI Express 2.0 http://www.cpu-world.com/CPUs/Xeon/Intel-Xeon%20X6550%20- %20AT80604001797AB.html