Examples of VHDL Descriptions p6

c thể để tạo ra một 2.5kHz lấy mẫu sinewave (lấy mẫu tại 20 khoảng thời gian chúng tôi) SỬ DỤNG WORK.adcpac.ALL, sinegen ENTITY IS PORT (sinewave: OUT tương tự), sinegen END KIẾN TRÚC hành vi của sinegen CONSTANT ts: Thời gian: = 20 chúng tôi; - mẫu khoảng sinevals