Thiết kế IC trên FPGA - 1

Chia sẻ: Le Van Manh Giau | Ngày: | Loại File: PDF | Số trang:16

Thêm vào BST

Báo xấu

107
lượt xem 30
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mạch nhân có 2 input a, b đều là 4 bit thì output phải là mấy bit?

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Thiết kế IC trên FPGA - 1

IC trên FPGA (Field-Programmable Gate Array ) Bá viên Khoa CNTT 1
Multiplier ( nhân) nhân có 2 input a, 4 b là 4 bit thì output là bit? 8 Multiplier 4 => output q 8 bit Verilog ta dùng gán: assign q = a * b; 2 2009 Bá , GV khoa CNTT,
Multiplier, trình 4 module Multiplier(a, b, q); 8 input [3:0] a, b; Multiplier 4 output [7:0] q; assign q = a * b; Cell Usage : endmodule # BELS : 72 # AND2 : 37 # OR2 : 14 # OR3 :1 Khi xem report ta : # XOR2 : 20 4x4-bit multiplier : 1 # IO Buffers : 16 # IBUF :8 # OBUF :8 3 2009 Bá , GV khoa CNTT,
Comparator ( so sánh) so sánh : 8 Khi a > b thì cho ra giá 1, 1 Greater không thì cho ra giá 8 0. module Greater(a, b, a_gt_b); input [7:0] a, b; output a_gt_b; assign a_gt_b = (a > b)? 1'b1 : 1'b0; endmodule 4 2009 Bá , GV khoa CNTT,
Comparator ( so sánh) 8 so sánh 1 Khi a = b thì cho ra giá 1, Equal 8 không thì cho ra giá 0. module Equal(a, b, a_eq_b); input [7:0] a, b; output a_eq_b; assign a_eq_b = (a == b); endmodule 5 2009 Bá , GV khoa CNTT,
ROM ROM mô 4 8 nào? ROM Input là các ô addr data Output là giá trong ô addr data 0 0 quan 1 1 addr và data 2 4 Mô : 3 9 Dùng gì mô 14 196 ? 15 225 6 2009 Bá , GV khoa CNTT,
trình module ROM(addr, data); input [3:0] addr; Macro Statistics output [7:0] data; # ROMs :1 assign data = romOut(addr); 16x8-bit ROM : 1 function [7:0] romOut; input [3:0] addr; case (addr) 0: romOut = 0; 1: romOut = 1; 14: romOut = 196; 15: romOut = 225; endcase endfunction endmodule 7 2009 Bá , GV khoa CNTT,
là mà tín ra vào giá vào mà còn vào tín ra hiên . 8
D Flip-flop D D Flip-flop là gì? D Q flip-flop Clk công tác D Flip- flop rising edge (thay thái khi clock 0 sang 1) Clock D Q Qprev Rising edge 0 0 X Rising edge 1 1 X Non-Rising X Qprev 9 2009 Bá , GV khoa CNTT,
Module D_FlipFlop module D_FlipFlop(clk, D, Q); input clk, D; output Q; reg Q; always @(posedge clk) begin ra Q
D Flip-flop có set, reset Khi tín set 1 thành Set 0 thì Q 1 D D Khi tín reset 1 Q flip-flop thành 0 thì Q 0 Clk RS công tác Reset Clock Set Reset D Q Qprev Rising edge 1 1 0 0 X Rising edge 1 1 1 1 X Non-Rising 1 1 X Qprev X 0 1 X 1 X X 1 0 X 0 X 11 2009 Bá , GV khoa CNTT,
Module D_FlipFlopWithSR module D_FlipFlopWithSR(clk, set, reset, D, Q); input clk, set, reset, D; output Q; reg Q; always @(posedge clk or negedge set or negedge reset) begin if(reset == 0) Q
ra ra là Flip-flop D có set (prepare) và reset (clear) 13 2009 Bá , GV khoa CNTT,
JK Flip-flop có set, reset Set công tác J JK K J K Q Q flip-flop 0 0 Q Clk RS 0 1 0 1 0 1 Reset 1 1 not Q Khi tín set 1 thành 0 thì Q 1 Khi tín reset 1 thành 0 thì A 0 14 2009 Bá , GV khoa CNTT,
Module JK_FlipFlopWithSR module JK_FlipFlopWithSR(clk, set, reset, J, K, Q); input clk, set, reset, J, K; output Q; always @(posedge clk or negedge set or negedge reset) begin if(reset == 0) Q
ra có Flip-flop D có set (prepare) và reset (clear). Flip-flop JK Flip-flop D và các logic khác 16 2009 Bá , GV khoa CNTT,